JPH05108488A - フアームウエアプログラム格納領域保護制御方法およびフアームウエアプログラム格納領域保護制御装置 - Google Patents
フアームウエアプログラム格納領域保護制御方法およびフアームウエアプログラム格納領域保護制御装置Info
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- JPH05108488A JPH05108488A JP3266709A JP26670991A JPH05108488A JP H05108488 A JPH05108488 A JP H05108488A JP 3266709 A JP3266709 A JP 3266709A JP 26670991 A JP26670991 A JP 26670991A JP H05108488 A JPH05108488 A JP H05108488A
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Abstract
(57)【要約】
【目的】 ファームウェアを有する計算機システムにお
いて、オペレーティングシステムが走行する仮想計算機
上で、ファームウェア記憶領域を保護するための機能を
与えるファームウェアプログラム格納領域保護制御方法
およびファームウェアプログラム格納領域保護制御装置
に関し、ファームウェア走行時に、「タグ指定」を除い
たアクセスの、すべてのアドレスがファームウェアプロ
グラム格納領域のアドレスかを調べることができるよう
にすることを目的とする。 【構成】 アクセスアドレスが保護すべき格納領域の最
大アドレスを示す境界アドレスよりも低アドレスである
場合に、格納要求信号が出されており、有効なファーム
ウェア実行状態であって、かつ書き込み侵害を有効にす
るための要求を出すマスキング要求時である時、指定さ
れているアクセスアドレスに対する保護要求の割込みを
行って、低アドレス領域の保護に移行させることができ
るように構成する。
いて、オペレーティングシステムが走行する仮想計算機
上で、ファームウェア記憶領域を保護するための機能を
与えるファームウェアプログラム格納領域保護制御方法
およびファームウェアプログラム格納領域保護制御装置
に関し、ファームウェア走行時に、「タグ指定」を除い
たアクセスの、すべてのアドレスがファームウェアプロ
グラム格納領域のアドレスかを調べることができるよう
にすることを目的とする。 【構成】 アクセスアドレスが保護すべき格納領域の最
大アドレスを示す境界アドレスよりも低アドレスである
場合に、格納要求信号が出されており、有効なファーム
ウェア実行状態であって、かつ書き込み侵害を有効にす
るための要求を出すマスキング要求時である時、指定さ
れているアクセスアドレスに対する保護要求の割込みを
行って、低アドレス領域の保護に移行させることができ
るように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、ファームウェアを有す
る計算機システムにおいて、オペレーティングシステム
が走行する仮想計算機上で、ファームウェアプログラム
記憶領域を保護するための機能を与えるファームウェア
プログラム格納領域保護制御方式およびファームウェア
プログラム格納領域保護制御装置に関する。
る計算機システムにおいて、オペレーティングシステム
が走行する仮想計算機上で、ファームウェアプログラム
記憶領域を保護するための機能を与えるファームウェア
プログラム格納領域保護制御方式およびファームウェア
プログラム格納領域保護制御装置に関する。
【０００２】
【従来の技術】拡張仮想計算機（ＥＶＭ）のアーキテク
チャは、図４で示すような階層構造を有している。１は
計算機におけるハードウェア（ＨＷ）であり、２は計算
機におけるソフトウェア（ＳＷ）である。１ａは実計算
機のハードウェアで、１ｂはＥＶＭのファームウェアで
あって、実計算機のハードウェア１ａとＥＶＭのファー
ムウェア１ｂとの間においてインタフェースが設けられ
ており、ＥＶＭのファームウェア１ｂはソフトウェア
（ファームウェアプログラム）の助けを得て実計算機の
ハードウェア１ａをアシストする。２ａは仮想計算機モ
ニタ（ＶＭモニタ）、２ｂは各仮想計算機（ＶＭ）であ
って、各仮想計算機２ｂは仮想計算機モニタ２ａによっ
て管理され、各独立に動作して処理を実行する。この拡
張仮想計算機の動作環境に対しては、図５に示すよう
に、主記憶装置３をファームウェア１ｂ側の動作環境と
してのハイパーバイザ（ＨＰＶ）空間３ａと、通常の仮
想計算機２ｂおよびその仮想計算機モニタ２ａの動作環
境としての仮想計算機（ＶＭ）空間３ｂとに分け、この
ような主記憶装置３の切り分け、識別、および動作状態
の読み取りを実行するとともに動作環境としての各空間
３ａ，３ｂの切り換えを実行するハードウェアとしての
タグ機構（図示せず）と、そのタグ機構を有効に動作さ
せるための情報を保持するＤＡＣ（Domain Access Cont
rol ）レジスタ４とを備える。主記憶装置３内に保持さ
れているファームウェア１ｂ動作用ソフトウェア（ファ
ームウェアプログラム）の保護については、仮想計算機
２ｂ上で処理が実行される場合、仮想計算機領域におい
てアクセスすべきアドレスを指定する汎用レジスタ（ベ
ースレジスタ）に仮想計算機走行環境が保持されている
ＤＡＣレジスタ４を利用するタグ機構を用いて実現され
ている。この方式では、仮想計算機領域以外の領域に対
するアクセスアドレスが生成された場合に、ファームウ
ェア自身の低アドレス、すなわち、実行されているファ
ームウェアプログラムの格納領域への書き込みが実行さ
れないようにすることは、コーディングミス等があるた
め、保証しきれていない。このため、生成されたアクセ
スアドレスが実行中のファームウェアプログラムの格納
されている領域を指定している場合には、ファームウェ
アプログラムが壊されてシステムダウンやデータ化け等
の原因になる。
チャは、図４で示すような階層構造を有している。１は
計算機におけるハードウェア（ＨＷ）であり、２は計算
機におけるソフトウェア（ＳＷ）である。１ａは実計算
機のハードウェアで、１ｂはＥＶＭのファームウェアで
あって、実計算機のハードウェア１ａとＥＶＭのファー
ムウェア１ｂとの間においてインタフェースが設けられ
ており、ＥＶＭのファームウェア１ｂはソフトウェア
（ファームウェアプログラム）の助けを得て実計算機の
ハードウェア１ａをアシストする。２ａは仮想計算機モ
ニタ（ＶＭモニタ）、２ｂは各仮想計算機（ＶＭ）であ
って、各仮想計算機２ｂは仮想計算機モニタ２ａによっ
て管理され、各独立に動作して処理を実行する。この拡
張仮想計算機の動作環境に対しては、図５に示すよう
に、主記憶装置３をファームウェア１ｂ側の動作環境と
してのハイパーバイザ（ＨＰＶ）空間３ａと、通常の仮
想計算機２ｂおよびその仮想計算機モニタ２ａの動作環
境としての仮想計算機（ＶＭ）空間３ｂとに分け、この
ような主記憶装置３の切り分け、識別、および動作状態
の読み取りを実行するとともに動作環境としての各空間
３ａ，３ｂの切り換えを実行するハードウェアとしての
タグ機構（図示せず）と、そのタグ機構を有効に動作さ
せるための情報を保持するＤＡＣ（Domain Access Cont
rol ）レジスタ４とを備える。主記憶装置３内に保持さ
れているファームウェア１ｂ動作用ソフトウェア（ファ
ームウェアプログラム）の保護については、仮想計算機
２ｂ上で処理が実行される場合、仮想計算機領域におい
てアクセスすべきアドレスを指定する汎用レジスタ（ベ
ースレジスタ）に仮想計算機走行環境が保持されている
ＤＡＣレジスタ４を利用するタグ機構を用いて実現され
ている。この方式では、仮想計算機領域以外の領域に対
するアクセスアドレスが生成された場合に、ファームウ
ェア自身の低アドレス、すなわち、実行されているファ
ームウェアプログラムの格納領域への書き込みが実行さ
れないようにすることは、コーディングミス等があるた
め、保証しきれていない。このため、生成されたアクセ
スアドレスが実行中のファームウェアプログラムの格納
されている領域を指定している場合には、ファームウェ
アプログラムが壊されてシステムダウンやデータ化け等
の原因になる。
【０００３】
【発明が解決しようとする課題】上記従来の技術におい
ては、生成されたアクセスアドレスによるファームウェ
アプログラムの格納領域への書き込みが行われることに
より、ファームウェアプログラムが壊されてシステムダ
ウンやデータ化け等が生じるという問題点があった。
ては、生成されたアクセスアドレスによるファームウェ
アプログラムの格納領域への書き込みが行われることに
より、ファームウェアプログラムが壊されてシステムダ
ウンやデータ化け等が生じるという問題点があった。
【０００４】本発明は上記従来の技術における問題点を
解消するためのものであり、その課題は、ファームウェ
ア走行時に、「タグ指定」を除いたアクセスの、すべて
のアドレスがファームウェアプログラム格納領域のアド
レスか否かを調べることができるようにしたファームウ
ェアプログラム格納領域保護制御方法およびファームウ
ェアプログラム格納領域保護制御装置を提供することに
ある。
解消するためのものであり、その課題は、ファームウェ
ア走行時に、「タグ指定」を除いたアクセスの、すべて
のアドレスがファームウェアプログラム格納領域のアド
レスか否かを調べることができるようにしたファームウ
ェアプログラム格納領域保護制御方法およびファームウ
ェアプログラム格納領域保護制御装置を提供することに
ある。
【０００５】
【課題を解決するための手段】本発明は、低アドレス保
護に必要なアドレスチェックをできるようにするため、
図１に示すように、ファームウェアプログラム格納領域
保護制御方式を構成する。ここに、この方法において
は、アクセスアドレスが保護すべき格納領域の最大アド
レスを示す境界アドレスよりも低アドレスである場合
に、格納要求信号が出されており、有効なファームウェ
ア実行状態であって、かつ書き込み侵害を有効にするた
めの要求を出すマスキング要求時である時、指定されて
いるアクセスアドレスに対する保護要求の割込みを行っ
て、低アドレス領域の保護に移行させることを特徴とす
る。また、この装置においては、アクセスアドレス、保
護すべき格納領域の最大アドレスを示す境界アドレス等
を保持するアドレスレジスタ１１と、有効なファームウ
ェア実行状態を表示するＨＰＶステート信号を保持する
ステートラッチ手段１２と、ファームウェア実行中のマ
スキング要求時に特定ビットをマスキング信号として持
つ制御信号を保持する拡張制御レジスタ１３と、前記ア
ドレスレジスタ１１からのアクセスアドレスと境界アド
レスとを入力してアクセスアドレスが境界アドレスより
も低アドレスを指定しているか調べて、低アドレスの指
定時に保護要求信号を出力するアドレスチェック手段１
４と、格納要求信号、前記アドレスチェック手段１４か
らの保護要求信号、前記ステートラッチ手段１２からの
ＨＰＶステート信号および前記拡張制御レジスタ１３か
らのマスキング信号の論理積を求めて低アドレス保護用
の割込み信号として出力する低アドレス保護要求手段１
５を備え、保護要求信号と格納要求信号が出されてお
り、有効なファームウェア実行状態であって、かつマス
キング要求時であるかを調べ、それらのすべての条件が
満たされる場合に低アドレス領域の保護に移行させる割
込み信号を出力させることを特徴とする。
護に必要なアドレスチェックをできるようにするため、
図１に示すように、ファームウェアプログラム格納領域
保護制御方式を構成する。ここに、この方法において
は、アクセスアドレスが保護すべき格納領域の最大アド
レスを示す境界アドレスよりも低アドレスである場合
に、格納要求信号が出されており、有効なファームウェ
ア実行状態であって、かつ書き込み侵害を有効にするた
めの要求を出すマスキング要求時である時、指定されて
いるアクセスアドレスに対する保護要求の割込みを行っ
て、低アドレス領域の保護に移行させることを特徴とす
る。また、この装置においては、アクセスアドレス、保
護すべき格納領域の最大アドレスを示す境界アドレス等
を保持するアドレスレジスタ１１と、有効なファームウ
ェア実行状態を表示するＨＰＶステート信号を保持する
ステートラッチ手段１２と、ファームウェア実行中のマ
スキング要求時に特定ビットをマスキング信号として持
つ制御信号を保持する拡張制御レジスタ１３と、前記ア
ドレスレジスタ１１からのアクセスアドレスと境界アド
レスとを入力してアクセスアドレスが境界アドレスより
も低アドレスを指定しているか調べて、低アドレスの指
定時に保護要求信号を出力するアドレスチェック手段１
４と、格納要求信号、前記アドレスチェック手段１４か
らの保護要求信号、前記ステートラッチ手段１２からの
ＨＰＶステート信号および前記拡張制御レジスタ１３か
らのマスキング信号の論理積を求めて低アドレス保護用
の割込み信号として出力する低アドレス保護要求手段１
５を備え、保護要求信号と格納要求信号が出されてお
り、有効なファームウェア実行状態であって、かつマス
キング要求時であるかを調べ、それらのすべての条件が
満たされる場合に低アドレス領域の保護に移行させる割
込み信号を出力させることを特徴とする。
【０００６】
【作用】このように構成したことにより、この方法にお
いては、アクセスアドレスが保護すべき格納領域の最大
アドレスを示す境界アドレスよりも低アドレスである場
合に、格納要求信号が出されており、有効なファームウ
ェア実行状態であって、かつマスキング要求時である
時、指定されているアクセスアドレスに対する保護要求
の割込みを行って、低アドレス領域の保護に移行させ、
生成されたアクセスアドレスへの書き込みの実行による
ファームウェア格納領域の内容が壊されることを防止す
る。
いては、アクセスアドレスが保護すべき格納領域の最大
アドレスを示す境界アドレスよりも低アドレスである場
合に、格納要求信号が出されており、有効なファームウ
ェア実行状態であって、かつマスキング要求時である
時、指定されているアクセスアドレスに対する保護要求
の割込みを行って、低アドレス領域の保護に移行させ、
生成されたアクセスアドレスへの書き込みの実行による
ファームウェア格納領域の内容が壊されることを防止す
る。
【０００７】また、この装置を適用すると、アドレスレ
ジスタ１１からアクセスアドレスおよび境界アドレスを
入力したアドレスチェック手段１４が、アクセスアドレ
スが境界アドレスよりも低アドレスを指定しているか調
べ、低アドレスの指定時に保護要求信号を出力する。低
アドレス保護要求手段１５では、アドレスチェック手段
１４からの出力信号と、ステートラッチ手段１２の保持
内容と拡張制御レジスタ１３の保持内容と、格納要求の
有無を示す信号とを入力して、保護要求信号、ＨＰＶス
テート信号、マスキングビットを有する制御信号および
格納要求信号が同時に入力されたかを調べる。その結
果、ステートラッチ手段１２には有効なファームウェア
実行状態を表示しているＨＰＶステート信号が保持さ
れ、拡張制御レジスタ１３にはファームウェア実行中の
マスキング要求時を示す制御信号が保持されており、ア
ドレスチェック手段１４から保護要求信号が出力され、
しかも格納要求信号が出されている場合には、低アドレ
ス保護要求手段１５から割込み信号が出力される。この
割込み信号の出力によって、格納要求信号が出されてい
る場合に、有効なファームウェア実行状態であって、か
つマスキング要求時であり、境界アドレスよりも低アド
レスがアクセスされる時には、ファームウェアプログラ
ムが格納されている低アドレス領域の保護に移行させ
る。
ジスタ１１からアクセスアドレスおよび境界アドレスを
入力したアドレスチェック手段１４が、アクセスアドレ
スが境界アドレスよりも低アドレスを指定しているか調
べ、低アドレスの指定時に保護要求信号を出力する。低
アドレス保護要求手段１５では、アドレスチェック手段
１４からの出力信号と、ステートラッチ手段１２の保持
内容と拡張制御レジスタ１３の保持内容と、格納要求の
有無を示す信号とを入力して、保護要求信号、ＨＰＶス
テート信号、マスキングビットを有する制御信号および
格納要求信号が同時に入力されたかを調べる。その結
果、ステートラッチ手段１２には有効なファームウェア
実行状態を表示しているＨＰＶステート信号が保持さ
れ、拡張制御レジスタ１３にはファームウェア実行中の
マスキング要求時を示す制御信号が保持されており、ア
ドレスチェック手段１４から保護要求信号が出力され、
しかも格納要求信号が出されている場合には、低アドレ
ス保護要求手段１５から割込み信号が出力される。この
割込み信号の出力によって、格納要求信号が出されてい
る場合に、有効なファームウェア実行状態であって、か
つマスキング要求時であり、境界アドレスよりも低アド
レスがアクセスされる時には、ファームウェアプログラ
ムが格納されている低アドレス領域の保護に移行させ
る。
【０００８】
【実施例】本発明における以下の実施例では２つの仮想
計算機領域と１つのファームウェアを順に主記憶装置へ
格納している場合について説明する。
計算機領域と１つのファームウェアを順に主記憶装置へ
格納している場合について説明する。
【０００９】図２は実施例における主記憶装置およびア
クセスアドレス指定レジスタの構成を示す図である。こ
こに、２１は主記憶装置であり、０番地側から昇順に複
数の記憶領域に分けて動作条件に従った領域を割り当て
る。主記憶装置２１では、０番地からＯＳ（オペレーテ
ィングシステム）を走行させるために必要なプログラ
ム、データおよび制御情報等を格納する複数の領域を有
する仮想計算機記憶領域２１ａと、それ以降の番地から
ファームウェアを走行させるためのプログラム、データ
および制御情報等を格納するＨＰＶ（ハイパーバイザ）
記憶領域２１ｂを設ける。２２は仮想計算機記憶領域２
１ａに対するＰＲＸ（プリフィックス）レジスタであ
り、仮想計算機記憶領域２１ａにおける各プロセッサの
プリフィックスアドレスを保持する。２３は拡張制御レ
ジスタで、レジスタ１６個を１セットにしたレジスタ群
の１つのレジスタを使用し、仮想計算機記憶領域２１ａ
における実際にアクセス可能な仮想計算機の領域に対す
るベースとリミットを保持する。２４はＨＰＶ記憶領域
２１ｂに対するＨＰＶ−ＰＲＸ（ハイパーバイザ用プリ
フィックス）レジスタであり、ＨＰＶ記憶領域２１ｂに
おける各プロセッサのプリフィックスアドレスを保持す
る。２５は拡張制御レジスタで、レジスタ１６個を１セ
ットにしたレジスタ群の１つのレジスタを使用し、ＨＰ
Ｖ記憶領域２１ｂのベースとリミットを保持する。仮想
計算機記憶領域２１ａには、ｉ番の仮想計算機（ＶＭ＃
ｉ）に対する記憶領域２１ａ−ｉと、ｊ番の仮想計算機
（ＶＭ＃ｊ）に対する記憶領域２１ａ−ｊを割り当て
る。記憶領域２１ａ−ｉには、ｉ番の仮想計算機に対す
るプリフィックス（ＶＭ＃ｉ−ＰＳＡ）領域２６を設け
る。記憶領域２１ａ−ｊには、ｊ番の仮想計算機に対す
るプリフィックス（ＶＭ＃ｊ−ＰＳＡ）領域２７を設け
る。ＨＰＶ記憶領域２１ｂには、マルチプロセッサ形式
で運用する場合のファームウェア情報を格納するＨＳＡ
（ハードウェアシステムエリア）領域２８と、チャネル
制御情報を格納するＩＯＳＡ（入出力システムエリア）
領域２９とに分け、アドレスの昇順により各領域を割り
当てる。ＨＳＡ領域２８には、この領域の先頭番地から
４０９６番地までを占め、ハードウェアに関連した情報
およびシステムの制御情報を格納するＨＳＡポインタ領
域２８ａと、マルチプロセッサ形式における各プロセッ
サに共通のプログラムを格納するファームウェア・プロ
グラム（ＦＷ−プログラム）領域２８ｂと、マルチプロ
セッサ形式で実行する場合の各プロセッサに対するファ
ームウェア・プリフィックス（ＦＷ−ＰＳＡ）領域２８
ｃとを設ける。図３は実施例におけるファームウェア格
納領域保護制御方式の構成を示す図である。ここに３１
はアドレスレジスタであって、中央処理装置内の実行命
令の解析部（ベースアドレス＋インデックスアドレス＋
ページ内アドレスの加算結果）より、アクセスアドレス
と保護すべき格納領域の境界アドレス（低アドレス保護
境界アドレスとしての固定アドレス５１２番地）とを保
持する。３２は比較回路で、アクセスアドレスと保護境
界アドレスとの相違を比較する。３３はＡＮＤ回路で、
比較回路３２の桁上げがあった場合の桁上がり信号（キ
ャリ信号）と格納要求（Store-REQ）信号との論理積を
求めて出力する。３４は０番の制御レジスタ（ＣＲ０）
で、オペレーティングシステムの走行状態が有効か無効
かのマスキングをするサブマスクをBit-3 で指定した信
号を保持する。３５はラッチで、オペレーティングシス
テムおよびＶＭモニタが走行しているＶＭステートを示
す信号（ＶＭステート信号）と、ファームウェアが走行
するＨＰＶステートを示す信号（ＨＰＶステート信号）
とを保持するフリップフロップにより構成する。３６は
ＡＮＤ回路で、制御レジスタ３４からの出力信号のサブ
マスクとＶＭステート信号との論理積を求めて出力す
る。３７はＡＮＤ回路で、ＡＮＤ回路３３とＡＮＤ回路
３６の出力の論理積を求めて出力する。３８はｎ番の拡
張制御レジスタ（ＥＣＲｎ）で、ファームウェアの走行
状態が有効か無効かのマスキングをするサブマスクをBi
t-m で指定した信号を保持する。３９はＡＮＤ回路で、
拡張制御レジスタ３８からの出力信号のサブマスクとＨ
ＰＶステート信号との論理積を求めて出力する。４０は
ＡＮＤ回路で、ＡＮＤ回路３３とＡＮＤ回路３９の出力
の論理積を求めて出力する。ＡＮＤ回路３３，３６，３
７，３９，４０によってＶＭステートおよびＨＰＶステ
ートの低アドレス保護要求手段を構成する。４１はＯＲ
回路で、ＡＮＤ回路３７とＡＮＤ回路４０の出力の論理
和を求めて出力する。低アドレス保護要求手段がＶＭス
テートおよびＨＰＶステートの両方についての保護要求
手段になっているため、ＶＭステートに対する保護要求
を出力するＡＮＤ回路３７の出力信号とＨＰＶステート
に対する保護要求を出力するＡＮＤ回路４０の出力信号
とのいずれか一方に対して割り込みがかけられるように
するためＯＲ回路４１が設けられている。
クセスアドレス指定レジスタの構成を示す図である。こ
こに、２１は主記憶装置であり、０番地側から昇順に複
数の記憶領域に分けて動作条件に従った領域を割り当て
る。主記憶装置２１では、０番地からＯＳ（オペレーテ
ィングシステム）を走行させるために必要なプログラ
ム、データおよび制御情報等を格納する複数の領域を有
する仮想計算機記憶領域２１ａと、それ以降の番地から
ファームウェアを走行させるためのプログラム、データ
および制御情報等を格納するＨＰＶ（ハイパーバイザ）
記憶領域２１ｂを設ける。２２は仮想計算機記憶領域２
１ａに対するＰＲＸ（プリフィックス）レジスタであ
り、仮想計算機記憶領域２１ａにおける各プロセッサの
プリフィックスアドレスを保持する。２３は拡張制御レ
ジスタで、レジスタ１６個を１セットにしたレジスタ群
の１つのレジスタを使用し、仮想計算機記憶領域２１ａ
における実際にアクセス可能な仮想計算機の領域に対す
るベースとリミットを保持する。２４はＨＰＶ記憶領域
２１ｂに対するＨＰＶ−ＰＲＸ（ハイパーバイザ用プリ
フィックス）レジスタであり、ＨＰＶ記憶領域２１ｂに
おける各プロセッサのプリフィックスアドレスを保持す
る。２５は拡張制御レジスタで、レジスタ１６個を１セ
ットにしたレジスタ群の１つのレジスタを使用し、ＨＰ
Ｖ記憶領域２１ｂのベースとリミットを保持する。仮想
計算機記憶領域２１ａには、ｉ番の仮想計算機（ＶＭ＃
ｉ）に対する記憶領域２１ａ−ｉと、ｊ番の仮想計算機
（ＶＭ＃ｊ）に対する記憶領域２１ａ−ｊを割り当て
る。記憶領域２１ａ−ｉには、ｉ番の仮想計算機に対す
るプリフィックス（ＶＭ＃ｉ−ＰＳＡ）領域２６を設け
る。記憶領域２１ａ−ｊには、ｊ番の仮想計算機に対す
るプリフィックス（ＶＭ＃ｊ−ＰＳＡ）領域２７を設け
る。ＨＰＶ記憶領域２１ｂには、マルチプロセッサ形式
で運用する場合のファームウェア情報を格納するＨＳＡ
（ハードウェアシステムエリア）領域２８と、チャネル
制御情報を格納するＩＯＳＡ（入出力システムエリア）
領域２９とに分け、アドレスの昇順により各領域を割り
当てる。ＨＳＡ領域２８には、この領域の先頭番地から
４０９６番地までを占め、ハードウェアに関連した情報
およびシステムの制御情報を格納するＨＳＡポインタ領
域２８ａと、マルチプロセッサ形式における各プロセッ
サに共通のプログラムを格納するファームウェア・プロ
グラム（ＦＷ−プログラム）領域２８ｂと、マルチプロ
セッサ形式で実行する場合の各プロセッサに対するファ
ームウェア・プリフィックス（ＦＷ−ＰＳＡ）領域２８
ｃとを設ける。図３は実施例におけるファームウェア格
納領域保護制御方式の構成を示す図である。ここに３１
はアドレスレジスタであって、中央処理装置内の実行命
令の解析部（ベースアドレス＋インデックスアドレス＋
ページ内アドレスの加算結果）より、アクセスアドレス
と保護すべき格納領域の境界アドレス（低アドレス保護
境界アドレスとしての固定アドレス５１２番地）とを保
持する。３２は比較回路で、アクセスアドレスと保護境
界アドレスとの相違を比較する。３３はＡＮＤ回路で、
比較回路３２の桁上げがあった場合の桁上がり信号（キ
ャリ信号）と格納要求（Store-REQ）信号との論理積を
求めて出力する。３４は０番の制御レジスタ（ＣＲ０）
で、オペレーティングシステムの走行状態が有効か無効
かのマスキングをするサブマスクをBit-3 で指定した信
号を保持する。３５はラッチで、オペレーティングシス
テムおよびＶＭモニタが走行しているＶＭステートを示
す信号（ＶＭステート信号）と、ファームウェアが走行
するＨＰＶステートを示す信号（ＨＰＶステート信号）
とを保持するフリップフロップにより構成する。３６は
ＡＮＤ回路で、制御レジスタ３４からの出力信号のサブ
マスクとＶＭステート信号との論理積を求めて出力す
る。３７はＡＮＤ回路で、ＡＮＤ回路３３とＡＮＤ回路
３６の出力の論理積を求めて出力する。３８はｎ番の拡
張制御レジスタ（ＥＣＲｎ）で、ファームウェアの走行
状態が有効か無効かのマスキングをするサブマスクをBi
t-m で指定した信号を保持する。３９はＡＮＤ回路で、
拡張制御レジスタ３８からの出力信号のサブマスクとＨ
ＰＶステート信号との論理積を求めて出力する。４０は
ＡＮＤ回路で、ＡＮＤ回路３３とＡＮＤ回路３９の出力
の論理積を求めて出力する。ＡＮＤ回路３３，３６，３
７，３９，４０によってＶＭステートおよびＨＰＶステ
ートの低アドレス保護要求手段を構成する。４１はＯＲ
回路で、ＡＮＤ回路３７とＡＮＤ回路４０の出力の論理
和を求めて出力する。低アドレス保護要求手段がＶＭス
テートおよびＨＰＶステートの両方についての保護要求
手段になっているため、ＶＭステートに対する保護要求
を出力するＡＮＤ回路３７の出力信号とＨＰＶステート
に対する保護要求を出力するＡＮＤ回路４０の出力信号
とのいずれか一方に対して割り込みがかけられるように
するためＯＲ回路４１が設けられている。
【００１０】このように構成した実施例においては、比
較回路３２がアドレスレジスタ３１から受けたアクセス
アドレスと低アドレス保護境界アドレスである５１２番
地とを比較し、５１２番地よりも低いアクセスアドレス
が指定されていた場合にはキャリ信号が出力される。Ａ
ＮＤ回路３３にこのキャリ信号と格納要求信号とが入力
された場合にはＡＮＤ回路３３からハイレベル信号が出
力される。ＶＭステートの場合には、制御レジスタ３４
にサブマスクがハイレベルになっている信号が格納され
ており、ラッチ３５にＶＭステート有効の信号が保持さ
れていれば、ＡＮＤ回路３６がサブマスクとＶＭステー
ト信号との論理積をとり、ハイレベル信号を出力する。
ＡＮＤ回路３７がＡＮＤ回路３３とＡＮＤ回路３６との
出力信号に基づき、それらの論理積をとってハイレベル
信号を出力する。この信号出力により、アクセスアドレ
スがＰＲＸレジスタ２２の内容であり、しかもＶＭベー
ス／リミットレジスタ２３のベースに５１２番地を加え
た番地であって、マスクをかける必要のある有効なＶＭ
ステートの状態で、保護すべき境界アドレスよりも低ア
ドレスであり、格納要求があるために、低アドレスが書
き換えられる状態になっている場合には、ＯＲ回路４１
から割込み制御回路（図示せず）へ割込み信号が出力さ
れ、ＰＲＸ領域保護に必要な割り込み動作へ移行させ
る。ＨＰＶステートの場合には、制御レジスタ３８にサ
ブマスクがハイレベルになっている信号が格納されてお
り、ラッチ３５にＨＰＶステート有効の信号が保持され
ていれば、ＡＮＤ回路３９がサブマスクとＨＰＶステー
ト信号との論理積をとり、ハイレベル信号を出力する。
ＡＮＤ回路４０がＡＮＤ回路３３とＡＮＤ回路３９との
出力信号に基づき、それらの論理積をとってハイレベル
信号を出力する。この信号出力により、アクセスアドレ
スがＨＰＶ−ＰＲＸレジスタ２４の内容であってＨＰＶ
ベース／リミットレジスタ２５のベースに５１２番地を
加えた番地であって、マスクをかける必要のある有効な
ＨＰＶステートの状態で、保護すべき境界アドレスより
も低アドレスであり、格納要求があるために低アドレス
が書き換えられる状態になっている場合には、ＯＲ回路
４１から割り込み制御回路（図示せず）へ割り込み信号
が出力されてＰＲＸ領域保護に必要な割り込み動作へ移
行させる。
較回路３２がアドレスレジスタ３１から受けたアクセス
アドレスと低アドレス保護境界アドレスである５１２番
地とを比較し、５１２番地よりも低いアクセスアドレス
が指定されていた場合にはキャリ信号が出力される。Ａ
ＮＤ回路３３にこのキャリ信号と格納要求信号とが入力
された場合にはＡＮＤ回路３３からハイレベル信号が出
力される。ＶＭステートの場合には、制御レジスタ３４
にサブマスクがハイレベルになっている信号が格納され
ており、ラッチ３５にＶＭステート有効の信号が保持さ
れていれば、ＡＮＤ回路３６がサブマスクとＶＭステー
ト信号との論理積をとり、ハイレベル信号を出力する。
ＡＮＤ回路３７がＡＮＤ回路３３とＡＮＤ回路３６との
出力信号に基づき、それらの論理積をとってハイレベル
信号を出力する。この信号出力により、アクセスアドレ
スがＰＲＸレジスタ２２の内容であり、しかもＶＭベー
ス／リミットレジスタ２３のベースに５１２番地を加え
た番地であって、マスクをかける必要のある有効なＶＭ
ステートの状態で、保護すべき境界アドレスよりも低ア
ドレスであり、格納要求があるために、低アドレスが書
き換えられる状態になっている場合には、ＯＲ回路４１
から割込み制御回路（図示せず）へ割込み信号が出力さ
れ、ＰＲＸ領域保護に必要な割り込み動作へ移行させ
る。ＨＰＶステートの場合には、制御レジスタ３８にサ
ブマスクがハイレベルになっている信号が格納されてお
り、ラッチ３５にＨＰＶステート有効の信号が保持され
ていれば、ＡＮＤ回路３９がサブマスクとＨＰＶステー
ト信号との論理積をとり、ハイレベル信号を出力する。
ＡＮＤ回路４０がＡＮＤ回路３３とＡＮＤ回路３９との
出力信号に基づき、それらの論理積をとってハイレベル
信号を出力する。この信号出力により、アクセスアドレ
スがＨＰＶ−ＰＲＸレジスタ２４の内容であってＨＰＶ
ベース／リミットレジスタ２５のベースに５１２番地を
加えた番地であって、マスクをかける必要のある有効な
ＨＰＶステートの状態で、保護すべき境界アドレスより
も低アドレスであり、格納要求があるために低アドレス
が書き換えられる状態になっている場合には、ＯＲ回路
４１から割り込み制御回路（図示せず）へ割り込み信号
が出力されてＰＲＸ領域保護に必要な割り込み動作へ移
行させる。
【００１１】このように実施例では、ＯＳ走行時にはＶ
Ｍ領域２１ａにおける低アドレス保護ができ、ファーム
ウェア走行時にはＨＰＶ領域２１ｂにおける低アドレス
保護ができる。このため、ＨＰＶ領域２１ｂのプリフィ
ックス領域２８ａが保護できる計算機システムが実現で
きて、ファームウェアプログラムの誤りに起因したシス
テムダウンおよびこれに伴うアドレスの取り違い等のデ
ータ化けが防止できる。また、予め内容が書き換えられ
ても良い場所が決まっているかぎり、不当に内容が破壊
された場合には、プログラム割り込みが掛かり、自分自
身のデバッグができることになり、プログラムデバック
の１つの道具として役立たせることができる。
Ｍ領域２１ａにおける低アドレス保護ができ、ファーム
ウェア走行時にはＨＰＶ領域２１ｂにおける低アドレス
保護ができる。このため、ＨＰＶ領域２１ｂのプリフィ
ックス領域２８ａが保護できる計算機システムが実現で
きて、ファームウェアプログラムの誤りに起因したシス
テムダウンおよびこれに伴うアドレスの取り違い等のデ
ータ化けが防止できる。また、予め内容が書き換えられ
ても良い場所が決まっているかぎり、不当に内容が破壊
された場合には、プログラム割り込みが掛かり、自分自
身のデバッグができることになり、プログラムデバック
の１つの道具として役立たせることができる。
【００１２】
【発明の効果】以上のように本発明では、ファームウェ
ア格納領域保護制御方法においては、アクセスアドレス
が保護すべき格納領域の最大アドレスを示す境界アドレ
スよりも低アドレスである場合に、格納要求信号が出さ
れており、有効なファームウェア実行状態であって、か
つマスキング要求時である時、割込みを行って、指定さ
れているアクセスアドレスに対する保護要求を出し、指
定された低アドレス領域の保護に移行させることができ
るようにしたことによって、生成されたアクセスアドレ
スに対する書き込みの実行に起因するファームウェア格
納領域の不要な書換えを防止し、ファームウェアおよび
そのデータを保護することができる。また、ファームウ
ェア格納領域保護制御装置においては、格納要求信号が
出されている場合に、有効なファームウェア実行状態で
あって、かつマスキング要求時であり、境界アドレスよ
りも低アドレスがアクセスされる時には、ファームウェ
アが格納されている低アドレス領域の保護に移行させる
ことができるようにしたことによって、生成されたアク
セスアドレスへの書き込みの実行によるファームウェア
格納領域の内容が壊されることを防止することができ
る。このため、ファームウェアが壊されるか、またはフ
ァームウェアの実行に必要なデータが壊されるかによっ
て引き起こされる、システムダウンやデータ化け等が解
消できる。これに伴い、割り込みが生じた場合には不当
な内容の存在によるファームウェア自身のバグを発見し
たことを推測させるため、この割り込みの発生を有効に
利用することによって、プログラムデバッグの道具の１
つとして役立たせることができる。
ア格納領域保護制御方法においては、アクセスアドレス
が保護すべき格納領域の最大アドレスを示す境界アドレ
スよりも低アドレスである場合に、格納要求信号が出さ
れており、有効なファームウェア実行状態であって、か
つマスキング要求時である時、割込みを行って、指定さ
れているアクセスアドレスに対する保護要求を出し、指
定された低アドレス領域の保護に移行させることができ
るようにしたことによって、生成されたアクセスアドレ
スに対する書き込みの実行に起因するファームウェア格
納領域の不要な書換えを防止し、ファームウェアおよび
そのデータを保護することができる。また、ファームウ
ェア格納領域保護制御装置においては、格納要求信号が
出されている場合に、有効なファームウェア実行状態で
あって、かつマスキング要求時であり、境界アドレスよ
りも低アドレスがアクセスされる時には、ファームウェ
アが格納されている低アドレス領域の保護に移行させる
ことができるようにしたことによって、生成されたアク
セスアドレスへの書き込みの実行によるファームウェア
格納領域の内容が壊されることを防止することができ
る。このため、ファームウェアが壊されるか、またはフ
ァームウェアの実行に必要なデータが壊されるかによっ
て引き起こされる、システムダウンやデータ化け等が解
消できる。これに伴い、割り込みが生じた場合には不当
な内容の存在によるファームウェア自身のバグを発見し
たことを推測させるため、この割り込みの発生を有効に
利用することによって、プログラムデバッグの道具の１
つとして役立たせることができる。
【図１】本発明の原理構成図である。
【図２】実施例における主記憶装置およびレジスタを示
す構成図である。
す構成図である。
【図３】実施例におけるファームウェア格納領域保護制
御方式を示す構成図である。
御方式を示す構成図である。
【図４】拡張仮想計算機アーキテクチャを示す構成説明
図である。
図である。
【図５】拡張仮想計算機の動作環境を示す領域説明図で
ある。
ある。
１１ アドレスレジスタ １２ ステートラッチ手段 １３ 拡張制御レジスタ １４ アドレスチェック手段 １５ 低アドレス保護要求手段
Claims (2)
- 【請求項１】 アクセスアドレスが保護すべき格納領域
の最大アドレスを示す境界アドレスよりも低アドレスで
ある場合に、格納要求信号が出されており、有効なファ
ームウェア実行状態であって、かつ書き込み侵害を有効
にするための要求を出すマスキング要求時である時、指
定されているアクセスアドレスに対する保護要求の割込
みを行って、低アドレス領域の保護に移行させることを
特徴とするファームウェアプログラム格納領域保護制御
方法。 - 【請求項２】 アクセスアドレス、保護すべき格納領域
の最大アドレスを示す境界アドレス等を保持するアドレ
スレジスタ（１１）と、 有効なファームウェア実行状態を表示するＨＰＶステー
ト信号を保持するステートラッチ手段（１２）と、 ファームウェア実行中のマスキング要求時に特定ビット
をマスキング信号として持つ制御信号を保持する拡張制
御レジスタ（１３）と、 前記アドレスレジスタ（１１）からのアクセスアドレス
と境界アドレスとを入力してアクセスアドレスが境界ア
ドレスよりも低アドレスを指定しているか調べて、低ア
ドレスの指定時に保護要求信号を出力するアドレスチェ
ック手段（１４）と、 格納要求信号、前記アドレスチェック手段（１４）から
の保護要求信号、前記ステートラッチ手段（１２）から
のＨＰＶステート信号および前記拡張制御レジスタ（１
３）からのマスキング信号の論理積を求めて低アドレス
保護用の割込み信号として出力する低アドレス保護要求
手段（１５）を備え、 保護要求信号と格納要求信号が出されており、有効なフ
ァームウェア実行状態であって、かつマスキング要求時
であるかを調べ、それらのすべての条件が満たされる場
合に低アドレス領域の保護に移行させる割込み信号を出
力させることを特徴とするファームウェアプログラム格
納領域保護制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3266709A JPH05108488A (ja) | 1991-10-16 | 1991-10-16 | フアームウエアプログラム格納領域保護制御方法およびフアームウエアプログラム格納領域保護制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3266709A JPH05108488A (ja) | 1991-10-16 | 1991-10-16 | フアームウエアプログラム格納領域保護制御方法およびフアームウエアプログラム格納領域保護制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05108488A true JPH05108488A (ja) | 1993-04-30 |
Family
ID=17434595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3266709A Pending JPH05108488A (ja) | 1991-10-16 | 1991-10-16 | フアームウエアプログラム格納領域保護制御方法およびフアームウエアプログラム格納領域保護制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05108488A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56124952A (en) * | 1980-02-20 | 1981-09-30 | Fujitsu Ltd | Information processing equipment |
| JPS60105043A (ja) * | 1983-11-11 | 1985-06-10 | Hitachi Ltd | 情報処理方式 |
| JPH01315840A (ja) * | 1988-06-16 | 1989-12-20 | Nec Corp | 情報処理装置 |
| JPH0296845A (ja) * | 1988-10-04 | 1990-04-09 | Fujitsu Ltd | 仮想計算機の論理シミュレーション処理方式 |
-
1991
- 1991-10-16 JP JP3266709A patent/JPH05108488A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56124952A (en) * | 1980-02-20 | 1981-09-30 | Fujitsu Ltd | Information processing equipment |
| JPS60105043A (ja) * | 1983-11-11 | 1985-06-10 | Hitachi Ltd | 情報処理方式 |
| JPH01315840A (ja) * | 1988-06-16 | 1989-12-20 | Nec Corp | 情報処理装置 |
| JPH0296845A (ja) * | 1988-10-04 | 1990-04-09 | Fujitsu Ltd | 仮想計算機の論理シミュレーション処理方式 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971202 |