JPH05103356A - Spatial switch circuit - Google Patents

Spatial switch circuit

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Publication number
JPH05103356A
JPH05103356A JP28730091A JP28730091A JPH05103356A JP H05103356 A JPH05103356 A JP H05103356A JP 28730091 A JP28730091 A JP 28730091A JP 28730091 A JP28730091 A JP 28730091A JP H05103356 A JPH05103356 A JP H05103356A
Authority
JP
Japan
Prior art keywords
signals
time
read
memories
serial signals
Prior art date
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Pending
Application number
JP28730091A
Other languages
Japanese (ja)
Inventor
Tomio Kanamaru
富夫 金丸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Engineering Ltd
Original Assignee
NEC Engineering Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Engineering Ltd filed Critical NEC Engineering Ltd
Priority to JP28730091A priority Critical patent/JPH05103356A/en
Publication of JPH05103356A publication Critical patent/JPH05103356A/en
Pending legal-status Critical Current

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Abstract

PURPOSE:To simultaneously exchange and connect plural input-side serial signals respectively composed of plural time slots in a spatial axis direction and in the time base direction. CONSTITUTION:Serial signals (a)-(c) are multiplexed to time-division multiplex signals (d) by a multiplexer 10 and the signals (d) are alternately and serially accumulated in memories 11 and 12 at every frame. Then the contents of the memories 11 and 12 are alternately read out in desired order and the read-out outputs are selected by means of a selector 17. The selected output of the selector 17 is distributed to serial signals (m)-(o) by a separator 19.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、複数回路からの伝送信
号を交換接続するのに使用される空間スイッチ回路に関
するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a space switch circuit used for switching and connecting transmission signals from a plurality of circuits.

【0002】[0002]

【従来の技術】従来例のブロック図を図3に示すとお
り、複数の伝送信号Si1〜Sinを複数の出力信号So1
omへ選択的に交換接続する場合、入力端1−1〜1−
Nおよび出力端2−1〜2−Mを各々が有する選択器
(以下、SEL)3−1〜3−Mを設け、これの選択入
力端4−1〜4−Mへ各個に選択新信号s1〜Ssmを与
え、この信号Ss1〜SsmによりSEL3−1〜3−Mを
制御し、伝送信号Si1〜Sin中から所望のものを選択
し、出力信号So1〜Somとして送出するものとなってい
る。
2. Description of the Related Art As shown in a block diagram of a conventional example in FIG. 3, a plurality of transmission signals S i1 to S in are output to a plurality of output signals S o1 to S in.
When selectively switching connection to the S om, input 1-1~1-
A selector (hereinafter referred to as SEL) 3-1 to 3-M each having N and output terminals 2-1 to 2-M is provided, and a selection new signal is individually selected to the selection input terminals 4-1 to 4-M thereof. s1 to S sm are given, SEL3-1 to 3-M are controlled by these signals S s1 to S sm, a desired one is selected from transmission signals S i1 to S in , and output signals S o1 to S om are output. It is supposed to be sent out.

【0003】[0003]

【発明が解決しようとする課題】しかし、伝送信号Si1
〜Sinが各々シリアルな複数のタイムスロットからなる
場合、図3の構成では空間軸方向の入替は可能であって
も、時間軸方向の入替は不可能であり、同一時点のタイ
ムスロット相互間の入替を必要とする場合には、別途に
時間スイッチ回路を設けねばならず、構成が複雑化し高
価となる欠点を生じている。
However, the transmission signal S i1
When S in consists of a plurality of serial time slots, the configuration of FIG. 3 allows replacement in the spatial axis direction, but cannot replace in the time axis direction. If the replacement is required, a time switch circuit must be separately provided, which causes a drawback that the structure becomes complicated and the cost becomes high.

【0004】したがって、本発明は、時間軸方向の入替
も行なうことのできる空間スイッチ回路の提供を目的と
するものである。
Therefore, it is an object of the present invention to provide a space switch circuit which can be replaced in the time axis direction.

【0005】[0005]

【課題を解決するための手段】前述の目的を達成するた
め、本発明は、複数のシリアル信号を時分割多重化信号
とする多重器と、時分割多重化信号の1フレーム毎にか
つ交互に一方が書込み状態となり他方が読出し状態とな
り、書込み状態のときは時分割多重化信号をシリアルに
蓄積し、読出し状態のときは所望の順位により内容の読
出しが行なわれる第1および第2のメモリと、これら両
メモリ中の読出し状態となっているものの出力を選択す
る選択器と、これの出力を複数のシリアル信号へ分離す
る分離器とを備えたものである。
In order to achieve the above-mentioned object, the present invention provides a multiplexer that uses a plurality of serial signals as time division multiplexed signals, and alternately for each frame of the time division multiplexed signals. One is a write state and the other is a read state. In the write state, the time-division multiplexed signals are serially stored, and in the read state, the contents are read out in a desired order. A selector for selecting the output of the read-out state in both memories and a separator for separating the output of the memories into a plurality of serial signals.

【0006】[0006]

【作用】したがって、第1および第2のメモリ中、読出
し状態となっているものの読出し順位を交換接続の要求
に応ずる所望のものとして指定することにより、入力側
のシリアル信号相互間の空間的入替および各シリアル信
号中の各タイムスロット相互間の時間的入替が自在とな
る。
Therefore, by spatially interchanging the serial signals on the input side by designating the read order of the read states in the first and second memories as desired in response to the switching connection request. Also, it is possible to freely replace each time slot in each serial signal.

【0007】[0007]

【実施例】以下、実施例を示す図1のブロック図、およ
び、図1における各部の信号を示す図2のタイミングチ
ャートにより本発明の詳細を説明する。図1において
は、入力端1−1〜1−3を有する多重器(以下、MP
X)10が設けてあり、入力端1−1〜1−3へ与えら
れるシリアル信号は図2(a)〜(c)のとおり、各々
が複数のタイムスロットからなり、この例では4つのタ
イムスロットにより1フレームFが構成されるものとな
っており、これらのシリアル信号(a)〜(c)はMP
X10により図2(d)の時分割多重化信号となり、第
1および第2のメモリ(以下、MM)11,12へ与え
られる。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described in detail below with reference to a block diagram of FIG. 1 showing an embodiment and a timing chart of FIG. 2 showing signals of respective portions in FIG. In FIG. 1, a multiplexer having input terminals 1-1 to 1-3 (hereinafter referred to as MP
X) 10 is provided, and the serial signals supplied to the input terminals 1-1 to 1-3 each include a plurality of time slots as shown in FIGS. One frame F is composed of slots, and these serial signals (a) to (c) are MP
The time-division multiplexed signal shown in FIG. 2D is generated by X10, and is given to the first and second memories (hereinafter, MM) 11 and 12.

【0008】MM11は、入力端13からのアドレス信
号(e)により、先頭アドレスAOから順次にアドレス
指定を受け、かつ、入力端14からの書込/読出・信号
(f)により書込み状態Wとなっており、これによりM
M10には時分割多重化信号(d)がシリアルに蓄積さ
れる。
The MM 11 is sequentially addressed by the address signal (e) from the input end 13 from the head address AO, and is set to the write state W by the write / read signal (f) from the input end 14. And this makes M
The time division multiplexed signal (d) is serially stored in M10.

【0009】他方、MM12は、入力端15からのアド
レス信号(g)により、所望の順位としてアドレス指定
を受けると共に、入力端16からの書込/読出・信号
(h)により読出し状態Rとなっており、これによって
MM12の内容が所望の順位により読出されるものとな
っている。
On the other hand, the MM 12 is addressed by the address signal (g) from the input terminal 15 as a desired order, and becomes the read state R by the write / read signal (h) from the input terminal 16. As a result, the contents of the MM 12 are read out in a desired order.

【0010】また、これらの状態は時分割多重化信号
(d)の1フレームF毎にかつ交互に反復されるものと
なっており、これによるMM11,12からの読出し出
力(i),(g)は1フレームF毎にかつ交互に生ずる
ものとなり、これらがSEL17へ与えられ、SEL1
7は入力端18からの選択信号(k)にしたがい、MM
11,12中の読出し状態Rとなっているものの出力を
選択するため、これの出力(l)は読出し出力(i)ま
たは(j)に等しいものとなる。
Further, these states are alternately repeated for each frame F of the time division multiplexed signal (d), and the read outputs (i), (g) from the MMs 11, 12 are thereby generated. ) Is generated every frame F and alternately, and these are given to SEL17 and SEL1
7 is in accordance with the selection signal (k) from the input terminal 18,
Since the output of the read state R of 11 and 12 is selected, the output (l) of this is equal to the read output (i) or (j).

【0011】SEL17の出力(l)は、分離器(以
下、DMX)19において時分割多重化のタイムスロッ
ト順位に応じ、シリアル信号(m),(n),(o)の
順に分配され、これらが出力端2−1〜2−3から送出
される。
The output (1) of the SEL 17 is distributed in the order of the serial signals (m), (n) and (o) in the demultiplexer (hereinafter referred to as DMX) 19 according to the time slot order of the time division multiplexing. Are transmitted from the output terminals 2-1 to 2-3.

【0012】したがって、MM11,12中の読出し状
態Rとなったもののアドレス信号(e)または(g)に
より、交換要求に応じてアドレス指定を所望の順位とす
ることにより、図2の(a)〜(c)および(m)〜
(o)のとおり、入力側のシリアル信号(b)のタイム
スロット中のデータ「あ」,「い」,「う」を出力側の
シリアル信号(m)〜(o)の第1順位タイムスロット
へ割当て、同様に入力側シリアル信号(c)のタイムス
ロット中のデータ「I」,「II」,「III」を出力側シリア
ル信号(m)〜(o)の第2順位タイムスロットへ割当
て、あるいは、入力側シリアル信号(a)〜(c)の第
4位タイムスロット中のデータ「D」,「え」「IV」を
出力側シリアル信号(m)〜(o)の同順位タイムスロ
ットへ空間的入替により割当てることができるため、一
挙に時間軸方向と空間軸方向との入替接続が自在とな
る。
Therefore, the address signals (e) or (g) of the read state R in the MMs 11 and 12 are used to set the address designation to the desired order in response to the exchange request, thereby making it possible to perform the address designation (a) of FIG. ~ (C) and (m) ~
As shown in (o), the data “A”, “I”, and “U” in the time slot of the serial signal (b) on the input side are assigned to the first-order time slots of the serial signals (m) to (o) on the output side. Similarly, the data "I", "II" and "III" in the time slot of the input side serial signal (c) are assigned to the second order time slots of the output side serial signals (m) to (o), Alternatively, the data "D", "E" and "IV" in the fourth time slot of the input side serial signals (a) to (c) are transferred to the same time slots of the output side serial signals (m) to (o). Since the allocation can be made by spatial replacement, the replacement connection in the time axis direction and the space axis direction can be made all at once.

【0013】[0013]

【発明の効果】以上の説明により明らかなとおり本発明
によれば、複数のシリアル信号を時分割多重化信号と
し、これの1フレーム毎に第1および第2のメモリへ時
分割多重化信号を交互にかつシリアルに蓄積し、蓄積し
た内容を第1および第2のメモリから交互にかつ所望の
順位により読出し、これを再度複数のシリアル信号へ分
離して送出するものとしたことにより、同時に入力側シ
リアル信号の時間軸方向と空間軸方向との入替接続が自
在となり、別途に時間スイッチ回路を設ける必要性が排
除され、簡単かつ安価な構成により伝送信号の交換接続
を完全に行なうことができるため、空間スイッチ回路と
して顕著な効果が得られる。
As is apparent from the above description, according to the present invention, a plurality of serial signals are time-division multiplexed signals, and the time-division multiplexed signals are sent to the first and second memories for each frame of the serial signals. The data is alternately and serially accumulated, the accumulated contents are read from the first and second memories alternately and in a desired order, and the serial contents are again separated into a plurality of serial signals to be sent out at the same time. The time axis direction and space axis direction of the side serial signal can be interchanged freely, eliminating the need for a separate time switch circuit, and completely exchanging connection of transmission signals with a simple and inexpensive structure. Therefore, a remarkable effect can be obtained as a space switch circuit.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の実施例を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of the present invention.

【図2】図1における各部の信号を示すタイミングチャ
ートである。
FIG. 2 is a timing chart showing signals of respective parts in FIG.

【図3】従来例のブロック図である。FIG. 3 is a block diagram of a conventional example.

【符号の説明】[Explanation of symbols]

10 多重器 11,12 メモリ 17 選択器 19 分離器 (a)〜(c) シリアル信号 (d) 時分割多重化信号 10 Multiplexer 11, 12 Memory 17 Selector 19 Separator (a) to (c) Serial signal (d) Time division multiplexed signal

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】 複数のシリアル信号を時分割多重化信号
とする多重器と、前記時分割多重化信号の1フレーム毎
にかつ交互に一方が書込み状態となり他方が読出し状態
となり書込み状態のときは前記時分割多重化信号をシリ
アルに蓄積し読出し状態のときは所望の順位により内容
の読出しが行なわれる第1および第2のメモリと、この
両メモリ中読出し状態となっているものの出力を選択す
る選択器と、この選択器の出力を複数のシリアル信号へ
分離する分離器とを備えたことを特徴とする空間スイッ
チ回路。
1. A multiplexer that uses a plurality of serial signals as a time division multiplexed signal, and one for each frame of the time division multiplexed signal and alternately, when one is in a write state and the other is in a read state and a write state When the time-division multiplexed signal is serially stored and in the read state, the first and second memories in which the contents are read out in a desired order and the outputs of the two memories in the read state are selected. A space switch circuit comprising a selector and a separator for separating an output of the selector into a plurality of serial signals.
JP28730091A 1991-10-08 1991-10-08 Spatial switch circuit Pending JPH05103356A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP28730091A JPH05103356A (en) 1991-10-08 1991-10-08 Spatial switch circuit

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JP28730091A JPH05103356A (en) 1991-10-08 1991-10-08 Spatial switch circuit

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ID=17715594

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JP28730091A Pending JPH05103356A (en) 1991-10-08 1991-10-08 Spatial switch circuit

Country Status (1)

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JP (1) JPH05103356A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6330237B1 (en) 1998-03-20 2001-12-11 Fujitsu Limited Time slot assignment circuit
US6587459B1 (en) 1998-03-20 2003-07-01 Fujitsu Limited Time slot assignment circuit

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6330237B1 (en) 1998-03-20 2001-12-11 Fujitsu Limited Time slot assignment circuit
US6587459B1 (en) 1998-03-20 2003-07-01 Fujitsu Limited Time slot assignment circuit

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