JPH05102171A - Semiconductor device and its manufacture - Google Patents
Semiconductor device and its manufactureInfo
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- JPH05102171A JPH05102171A JP26020491A JP26020491A JPH05102171A JP H05102171 A JPH05102171 A JP H05102171A JP 26020491 A JP26020491 A JP 26020491A JP 26020491 A JP26020491 A JP 26020491A JP H05102171 A JPH05102171 A JP H05102171A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は寄生容量とベース抵抗の
小さい高性能のバイポーラトランジスタおよびバイポー
ラ集積回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high performance bipolar transistor and a bipolar integrated circuit having small parasitic capacitance and base resistance.
【０００２】[0002]
【従来の技術】バイポーラデバイスの高性能化は近年特
に大きく進展している。2. Description of the Prior Art The performance of bipolar devices has been greatly improved in recent years.
【０００３】リソグラフィの進歩によりパターンを微細
化する方法は、大幅に改善されてベース抵抗と寄生容量
が低減された。またＳｉ−ＭＢＥにより浅いエミッタ・
ベース接合を形成してキャリャのベース走行時間を短縮
された。その結果、大幅な特性向上が期待されている。Due to the progress of lithography, the method of pattern miniaturization has been greatly improved to reduce the base resistance and parasitic capacitance. In addition, the Si-MBE enables shallow emitter
By forming the base joint, the base running time of the carrier was shortened. As a result, a significant improvement in characteristics is expected.
【０００４】つぎにＳｉ−ＭＢＥでＰ型ベース層を形成
したＮＰＮトランジスタについて、図７を参照して説明
する。Next, an NPN transistor having a P-type base layer formed of Si-MBE will be described with reference to FIG.
【０００５】はじめにＮ+ 型シリコン基板１にＮ型エピ
タキシャル層４を成長し、分離用酸化膜５を形成したの
ち、ベースとなるＰ型半導体層７を成長させる。つぎに
絶縁膜１１を形成してからグラフトベースとなるＰ+型
半導体層１５を形成する。つぎに絶縁膜１２を形成して
からＮ+ 型ポリシリコン１０を形成する。つぎにアルミ
ニウムからなるエミッタ電極１７およびベース電極１８
を形成して素子部が完成する。First, an N type epitaxial layer 4 is grown on an N + type silicon substrate 1, an isolation oxide film 5 is formed, and then a P type semiconductor layer 7 serving as a base is grown. Next, the insulating film 11 is formed and then the P + type semiconductor layer 15 serving as a graft base is formed. Next, the insulating film 12 is formed and then the N + type polysilicon 10 is formed. Next, the emitter electrode 17 and the base electrode 18 made of aluminum
Are formed to complete the element portion.
【０００６】通常、ベース抵抗を低減するためのＰ+ 型
グラフトベース１５は真性ベース７より深く形成され
る。そのためフリンジ容量によるコレクタ・ベース間の
寄生容量の増大を招く。Normally, the P + type graft base 15 for reducing the base resistance is formed deeper than the intrinsic base 7. Therefore, the fringe capacitance causes an increase in the parasitic capacitance between the collector and the base.
【０００７】一方、ベース抵抗低減のためにグラフトベ
ースはできるだけエミッタに近づけることが望ましい
が、グラフトベースは高濃度なので極端にエミッタ１９
に近づけるとエミッタ・ベース間容量の増加、エミッタ
・ベース間降伏電圧の低下をきたす。On the other hand, it is desirable to bring the graft base as close as possible to the emitter in order to reduce the base resistance, but since the graft base has a high concentration, the emitter 19 is extremely high.
If it is close to, the emitter-base capacitance will increase and the emitter-base breakdown voltage will decrease.
【０００８】さらに、エミッタ・グラフトベース間の距
離はグラフトベースの高濃度Ｐ型層が横方向拡散する距
離と、目合わせずれとから決定される。したがって、パ
ターン微細化が進んでもエミッタ・グラフトベース間の
距離のためベース抵抗の低減やトランジスタ特性の向上
には限界がある。Further, the distance between the emitter and the graft base is determined by the distance by which the high concentration P-type layer of the graft base is laterally diffused and the misalignment. Therefore, even if pattern miniaturization progresses, there is a limit in reducing the base resistance and improving the transistor characteristics due to the distance between the emitter and the graft base.
【０００９】[0009]
【発明が解決しようとする課題】ベース抵抗を低減する
ためのグラフトベースにより、パターン微細化に限界が
あった。また、ベース抵抗、コレクタ・ベース間容量等
の寄生容量低減が実現できず、特性向上の妨げとなって
いた。There is a limit to pattern miniaturization due to the graft base for reducing the base resistance. In addition, reduction of parasitic capacitance such as base resistance and collector-base capacitance cannot be realized, which hinders improvement of characteristics.
【００１０】[0010]
【課題を解決するための手段】本発明の半導体装置は、
バイポーラトランジスタのコレクタ層の上に真性ベース
が形成され、前記真性ベース上にエミッタおよび前記エ
ミッタのサイドウォールが形成され、前記エミッタおよ
び前記サイドウォールに対して自己整合的に、前記真性
ベースの側面および前記コレクタ層の上面に接する高濃
度の不純物がドープされたグラフトベースが形成された
ものである。The semiconductor device of the present invention comprises:
An intrinsic base is formed on a collector layer of a bipolar transistor, an emitter and a sidewall of the emitter are formed on the intrinsic base, and a side surface of the intrinsic base and a side surface of the intrinsic base are formed in a self-aligned manner with respect to the emitter and the sidewall. A graft base doped with a high concentration of impurities is formed in contact with the upper surface of the collector layer.
【００１１】本発明の半導体装置の製造方法は、一導電
型の半導体基板上に第１の逆導電型半導体層と少なくと
も１つの一導電型半導体層とを順次成長する工程と、前
記一導電型半導体層の一部を選択エッチングしたのち前
記一導電型半導体層の側面に絶縁膜からなるサイドウォ
ールを形成する工程と、前記一導電型半導体層と前記サ
イドウォールとをマスクとして前記第１の逆導電型半導
体層をエッチングしたのち、前記第１の逆導電型半導体
層の側面の前記一導電型半導体層上に第２の逆導電型半
導体層を形成する工程とを含むものである。A method of manufacturing a semiconductor device according to the present invention comprises a step of sequentially growing a first opposite conductivity type semiconductor layer and at least one one conductivity type semiconductor layer on a one conductivity type semiconductor substrate, and the one conductivity type semiconductor layer. A step of selectively etching a part of the semiconductor layer and then forming a sidewall made of an insulating film on a side surface of the one-conductivity-type semiconductor layer; and the first reverse using the one-conductivity-type semiconductor layer and the sidewall as a mask. Etching the conductive type semiconductor layer, and then forming a second reverse conductive type semiconductor layer on the one conductive type semiconductor layer on the side surface of the first reverse conductive type semiconductor layer.
【００１２】また本発明の半導体装置の製造方法は、一
導電型の半導体基板上に逆導電型半導体層と少なくとも
１つの一導電型半導体層とを順次成長する工程と、前記
一導電型半導体層の一部を選択エッチングしたのち前記
一導電型半導体層の側面にサイドウォールを形成する工
程と、前記一導電型半導体層と前記サイドウォールとを
マスクとして前記逆導電型半導体層に逆導電型不純物を
ドープする工程とを含むものである。In the method for manufacturing a semiconductor device of the present invention, a step of sequentially growing an opposite conductivity type semiconductor layer and at least one one conductivity type semiconductor layer on a one conductivity type semiconductor substrate, and the one conductivity type semiconductor layer. Forming a sidewall on the side surface of the one-conductivity-type semiconductor layer after selectively etching a part of the first-conductivity-type semiconductor layer; And a step of doping.
【００１３】[0013]
【実施例】本発明の第１の実施例について、図１（ａ）
〜（ｄ）を参照して説明する。はじめに図１（ａ）に示
すように、Ｎ+ 型半導体基板１上にＮ型エピタキシャル
層４を成長し分離用酸化膜５を形成する。つぎにベース
となるＰ型半導体層７およびエミッタとなるＮ+ 型半導
体層９を成長したのち、絶縁膜１１を堆積しフォトレジ
スト１３をパターニングする。つぎに図１（ｂ）に示す
ように、フォトレジスト１３をマスクとして絶縁膜１１
およびＮ+ 型半導体層９をエッチングする。このとき一
般にＲＩＥが用いられるが、Ｎ+ 型半導体層９とＰ型半
導体層７との選択比を大きくするため硝酸および硫酸の
混合液によるウェットエッチングを用いることもでき
る。つぎに図１（ｃ）に示すように、全面に絶縁膜を成
長したのち異方性エッチングによりエッチバックして、
絶縁膜からなるサイドウォール１４を形成する。EXAMPLE FIG. 1A shows a first example of the present invention.
This will be described with reference to (d). First, as shown in FIG. 1A, an N type epitaxial layer 4 is grown on an N + type semiconductor substrate 1 to form an isolation oxide film 5. Next, a P-type semiconductor layer 7 serving as a base and an N + -type semiconductor layer 9 serving as an emitter are grown, and then an insulating film 11 is deposited and the photoresist 13 is patterned. Next, as shown in FIG. 1B, the insulating film 11 is formed using the photoresist 13 as a mask.
And the N + type semiconductor layer 9 is etched. At this time, RIE is generally used, but wet etching with a mixed solution of nitric acid and sulfuric acid can be used to increase the selection ratio between the N + type semiconductor layer 9 and the P type semiconductor layer 7. Next, as shown in FIG. 1C, an insulating film is grown on the entire surface and then etched back by anisotropic etching,
The sidewall 14 made of an insulating film is formed.
【００１４】つぎに絶縁膜１１およびサイドウォール１
４をマスクとして、硼素（ボロン）をイオン注入してグ
ラフトベースとなるＰ+ 型半導体層１４を形成する。イ
オン注入の代りに東京応化工業（株）製のポリボロンフ
ィルムによる低温拡散を用いることもできる。最後に図
２（ｄ）に示すように、層間絶縁膜１６を堆積し、エミ
ッタおよびベースのコンタクトを開口したのちエミッタ
電極１７およびベース電極１８を形成して素子部が完成
する。ＳｉＧｅをベースとするヘテロバイポーラトラン
ジスタにおいては、図２（ａ）に示すように、Ｐ型ベー
ス７の上にＮ型半導体層８およびコンタクト用のＮ+ 型
半導体層９を重ねることもある。Next, the insulating film 11 and the sidewall 1
Boron (boron) is ion-implanted using 4 as a mask to form a P + -type semiconductor layer 14 serving as a graft base. Instead of ion implantation, low temperature diffusion using a polyboron film manufactured by Tokyo Ohka Kogyo Co., Ltd. can be used. Finally, as shown in FIG. 2D, an interlayer insulating film 16 is deposited, contacts for the emitter and the base are opened, and then an emitter electrode 17 and a base electrode 18 are formed to complete the element portion. In a SiGe-based heterobipolar transistor, an N-type semiconductor layer 8 and a contact N + -type semiconductor layer 9 may be stacked on a P-type base 7 as shown in FIG. 2A.
【００１５】さらに、図２（ｂ）に示すようにＮ型半導
体層８の上にＮ+型ポリシリコン１０を重ねたポリシリ
コンエミッタまたは、図２（ｃ）に示すようにＰ型半導
体層７の上にＮ+ 型ポリシリコン（またはアモルファス
シリコン）１０を用いることもできる。Further, as shown in FIG. 2B, a polysilicon emitter in which N + type polysilicon 10 is stacked on the N type semiconductor layer 8 or a P type semiconductor layer 7 as shown in FIG. 2C. N + type polysilicon (or amorphous silicon) 10 may be used on top of.
【００１６】これらの構造はＮＰＮトランジスタだけで
なく、ＰＮＰトランジスタにも適用することができる。
つぎに本発明の第２の実施例について、図３（ａ）〜
（ｄ）を参照して説明する。はじめに図３（ａ）に示す
ように、Ｎ+ 型半導体基板１上にＮ型エピタキシャル層
４を成長し分離用酸化膜５を形成する。つぎにベースと
なるＰ型半導体層７およびエミッタとなるＮ型半導体層
８を成長したのち、絶縁膜１１を堆積して絶縁膜１１お
よびＮ型半導体層８を選択エッチングする。つぎに全面
に絶縁膜を成長したのちエッチバックして、絶縁膜から
なるサイドウォール１４を形成する。These structures can be applied not only to NPN transistors but also to PNP transistors.
Next, regarding the second embodiment of the present invention, FIG.
This will be described with reference to (d). First, as shown in FIG. 3A, an N type epitaxial layer 4 is grown on an N + type semiconductor substrate 1 to form an isolation oxide film 5. Next, after growing the P-type semiconductor layer 7 serving as the base and the N-type semiconductor layer 8 serving as the emitter, the insulating film 11 is deposited and the insulating film 11 and the N-type semiconductor layer 8 are selectively etched. Next, an insulating film is grown on the entire surface and then etched back to form sidewalls 14 made of the insulating film.
【００１７】つぎに図３（ｂ）に示すように、絶縁膜１
１およびサイドウォール１４をマスクとして、Ｐ型半導
体層７をエッチングする。Next, as shown in FIG. 3B, the insulating film 1
The P-type semiconductor layer 7 is etched by using 1 and the sidewall 14 as a mask.
【００１８】つぎに図３（ｃ）に示すように、Ｐ型半導
体層７の側壁およびＮ型エピタキシャル層４を核として
Ｓｉ−ＭＢＥまたはＵＨＶ（ｕｌｔｒａ−ｈｉｇｈ ｖ
ａｃｕｕｍ）ＣＶＤにより、グラフトベースとなるＰ+
型半導体層１５を低温で成長させる。つぎに図３（ｄ）
に示すように、層間絶縁膜１６を堆積し、エミッタおよ
びベースのコンタクトを開口したのちエミッタ電極１７
およびベース電極１８を形成して素子部が完成する。Ｓ
ｉＧｅをベースとするヘテロバイポーラトランジスタに
おいては、図４（ａ）に示すように、Ｐ型ベース７の上
にＮ型半導体層８およびコンタクト用のＮ+ 型半導体層
９を重ねることもある。Next, as shown in FIG. 3C, the sidewall of the P-type semiconductor layer 7 and the N-type epitaxial layer 4 serve as nuclei for Si-MBE or UHV (ultra-high v).
Acuum) CVD to form a graft base P +
The type semiconductor layer 15 is grown at a low temperature. Next, FIG. 3 (d)
As shown in FIG. 3, an interlayer insulating film 16 is deposited, contacts for the emitter and the base are opened, and then an emitter electrode 17 is formed.
Then, the base electrode 18 is formed to complete the element portion. S
In the iGe-based hetero-bipolar transistor, as shown in FIG. 4A, the N-type semiconductor layer 8 and the N + -type semiconductor layer 9 for contact may be stacked on the P-type base 7.
【００１９】さらに、図４（ｂ）に示すようにＮ型半導
体層８の上にＮ+型ポリシリコン１０を重ねたポリシリ
コンエミッタまたは、図４（ｃ）に示すようにＰ型半導
体層７の上にＮ+ 型ポリシリコン（またはアモルファス
シリコン）１０を用いることもできる。Further, as shown in FIG. 4B, a polysilicon emitter in which N + type polysilicon 10 is stacked on the N type semiconductor layer 8 or a P type semiconductor layer 7 as shown in FIG. 4C. N + type polysilicon (or amorphous silicon) 10 may be used on top of.
【００２０】これらの構造はＮＰＮトランジスタだけで
なく、ＰＮＰトランジスタにも適用することができる。
つぎに本発明の第３の実施例について、図５（ａ）〜
（ｃ）を参照して説明する。These structures can be applied not only to NPN transistors but also to PNP transistors.
Next, regarding the third embodiment of the present invention, FIG.
This will be described with reference to (c).
【００２１】はじめに図５（ａ）に示すように、Ｎ+ 型
半導体基板１に選択的にＮ+ 型埋込層３を形成したの
ち、Ｎ型エピタキシャル層４を成長する。つぎに分離用
酸化膜５を形成してから、コレクタ引上部６を形成して
絶縁膜１１を形成する。First, as shown in FIG. 5A, after the N + type buried layer 3 is selectively formed on the N + type semiconductor substrate 1, the N type epitaxial layer 4 is grown. Next, the isolation oxide film 5 is formed, and then the collector pull-up portion 6 is formed to form the insulating film 11.
【００２２】つぎに図５（ｂ）に示すように、Ｐ型半導
体層７およびＮ型半導体層８を成長し、絶縁膜１２を堆
積してフォトレジスト１３を形成する。Next, as shown in FIG. 5B, a P-type semiconductor layer 7 and an N-type semiconductor layer 8 are grown, an insulating film 12 is deposited, and a photoresist 13 is formed.
【００２３】つぎに図５（ｃ）に示すように、フォトレ
ジスト１３をマスクとして絶縁膜１２およびＮ型半導体
層８をエッチングする。つぎにフォトレジスト１３を除
去して絶縁膜を堆積してからエッチバックしてサイドウ
ォール１４を形成し、イオン注入によりＰ+ 型半導体層
１５を形成する。Next, as shown in FIG. 5C, the insulating film 12 and the N-type semiconductor layer 8 are etched using the photoresist 13 as a mask. Next, the photoresist 13 is removed and an insulating film is deposited and then etched back to form sidewalls 14, and a P + type semiconductor layer 15 is formed by ion implantation.
【００２４】このあと層間絶縁膜を堆積し、エミッタ、
ベースのコンタクトを開口して、電極を形成することに
より素子部が完成する。つぎに本発明の第４の実施例に
ついて、図６（ａ）〜（ｄ）を参照して説明する。After that, an interlayer insulating film is deposited, the emitter,
The element portion is completed by opening the contact of the base and forming the electrode. Next, a fourth embodiment of the present invention will be described with reference to FIGS.
【００２５】はじめに図６（ａ）に示すように、Ｎ+ 型
半導体基板１に選択的にＮ+ 型埋込層３を形成したの
ち、Ｎ型エピタキシャル層４を成長する。つぎに分離用
酸化膜５を形成して絶縁膜１１を形成してから、コレク
タ引上部６を形成する。First, as shown in FIG. 6A, an N + type buried layer 3 is selectively formed on an N + type semiconductor substrate 1, and then an N type epitaxial layer 4 is grown. Next, the isolation oxide film 5 is formed to form the insulating film 11, and then the collector pull-up portion 6 is formed.
【００２６】つぎに図６（ｂ）に示すように、Ｐ型半導
体層７およびＮ型半導体層８を成長し、絶縁膜１２を堆
積しフォトレジスト１３を形成したのち絶縁膜１２をエ
ッチングする。Next, as shown in FIG. 6B, a P-type semiconductor layer 7 and an N-type semiconductor layer 8 are grown, an insulating film 12 is deposited, a photoresist 13 is formed, and then the insulating film 12 is etched.
【００２７】つぎに図６（ｃ）に示すように、Ｎ型半導
体層８をエッチングしてから、フォトレジスト１３を除
去する。つぎに絶縁膜を堆積してからエッチバックして
サイドウォール１４を形成する。つぎにＳｉ−ＭＢＥま
たはＵＨＶ−ＣＶＤによりＰ+ 型半導体層１５を成長さ
せる。Next, as shown in FIG. 6C, the N-type semiconductor layer 8 is etched, and then the photoresist 13 is removed. Next, an insulating film is deposited and then etched back to form the sidewall 14. Next, the P + type semiconductor layer 15 is grown by Si-MBE or UHV-CVD.
【００２８】このあと図６（ｄ）に示すように、層間絶
縁膜１６を堆積したのちエミッタ、ベースのコンタクト
を開口して、エミッタ電極１７およびベース電極１８を
形成することにより素子部が完成する。After that, as shown in FIG. 6D, after the interlayer insulating film 16 is deposited, the contacts of the emitter and the base are opened, and the emitter electrode 17 and the base electrode 18 are formed to complete the element portion. ..
【００２９】[0029]
【発明の効果】真性ベースの側面にグラフトベースとな
るＰ+ 型半導体層を形成する。エミッタ・グラフトベー
ス間はサイドウォールによって隔離されている。エミッ
タ・ベースが自己整合的に形成されるので、エミッタ・
ベース間のマージンは不要になった。微細化の限界はサ
イドウォールの厚さで決まり、大幅にベース抵抗を低減
することができた。EFFECTS OF THE INVENTION A P + type semiconductor layer serving as a graft base is formed on the side surface of the intrinsic base. A side wall separates the emitter and the graft base. Since the emitter-base is formed in self-alignment,
The margin between bases is no longer needed. The limit of miniaturization was determined by the thickness of the sidewall, and the base resistance could be significantly reduced.
【００３０】エミッタがサイドウォールで保護されるの
で、エミッタ・ベース間の接合容量が低減された。エミ
ッタ側面からの不要なキャリャが注入されなくなって、
電流増幅率およびエミッタ・ベース間の降伏電圧が向上
した。Since the emitter is protected by the sidewall, the junction capacitance between the emitter and the base is reduced. The unnecessary carrier from the side of the emitter is no longer injected,
The current amplification factor and the breakdown voltage between the emitter and base were improved.
【００３１】従来エピタキシャル層中に形成されていた
グラフトベースが、エピタキシャル層の上に形成されて
いるので、コレクタ・ベース間の寄生容量が低減し、逆
方向降伏電圧が向上した。Since the graft base conventionally formed in the epitaxial layer is formed on the epitaxial layer, the parasitic capacitance between the collector and the base is reduced and the reverse breakdown voltage is improved.
【図１】第１の実施例を工程順に示す断面図である。FIG. 1 is a cross-sectional view showing a first embodiment in order of steps.
【図２】第１の実施例の一部変更例を示す断面図であ
る。FIG. 2 is a sectional view showing a partially modified example of the first embodiment.
【図３】第２の実施例を工程順に示す断面図である。FIG. 3 is a cross-sectional view showing a second embodiment in order of process.
【図４】第２の実施例の一部変更例を示す断面図であ
る。FIG. 4 is a sectional view showing a partially modified example of the second embodiment.
【図５】第３の実施例を工程順に示す断面図である。FIG. 5 is a cross-sectional view showing a third embodiment in order of process.
【図６】第４の実施例を工程順に示す断面図である。FIG. 6 is a cross-sectional view showing a fourth embodiment in order of process.
【図７】従来のエピタキシャルベース・ＮＰＮトランジ
スタを示す断面図である。FIG. 7 is a sectional view showing a conventional epitaxial base NPN transistor.
１ Ｎ+ 型半導体基板 ２ Ｐ型半導体基板 ３ Ｎ+ 型埋込層 ４ Ｎ型エピタキシャル層 ５ 分離用酸化膜 ６ コレクタ引上部 ７ Ｐ型半導体層（ベース） ８ Ｎ型半導体層（エミッタ） ９ Ｎ+ 型半導体層 １０ Ｎ+ 型ポリシリコン（またはアモルファスシリ
コン） １１ 絶縁膜 １２ 絶縁膜 １３ フォトレジスト １４ サイドウォール １５ Ｐ+ 型半導体層 １６ 層間絶縁膜 １７ エミッタ電極 １８ ベース電極 １９ コレクタ電極DESCRIPTION OF SYMBOLS 1 N + type semiconductor substrate 2 P type semiconductor substrate 3 N + type buried layer 4 N type epitaxial layer 5 Separation oxide film 6 Collector pull-up 7 P type semiconductor layer (base) 8 N type semiconductor layer (emitter) 9 N + Type semiconductor layer 10 N + type polysilicon (or amorphous silicon) 11 insulating film 12 insulating film 13 photoresist 14 sidewall 15 P + type semiconductor layer 16 interlayer insulating film 17 emitter electrode 18 base electrode 19 collector electrode
Claims (3)
上に真性ベースが形成され、前記真性ベース上にエミッ
タおよび前記エミッタのサイドウォールが形成され、前
記エミッタおよび前記サイドウォールに対して自己整合
的に、前記真性ベースの側面および前記コレクタ層の上
面に接する高濃度の不純物がドープされたグラフトベー
スが形成された半導体装置。1. An intrinsic base is formed on a collector layer of a bipolar transistor, an emitter and a sidewall of the emitter are formed on the intrinsic base, and the emitter and the sidewall are self-aligned with the emitter and the sidewall. A semiconductor device having a graft base doped with a high concentration of impurities, which is in contact with the side surface of the intrinsic base and the upper surface of the collector layer.
型半導体層と少なくとも１つの一導電型半導体層とを順
次成長する工程と、前記一導電型半導体層の一部を選択
エッチングしたのち前記一導電型半導体層の側面に絶縁
膜からなるサイドウォールを形成する工程と、前記一導
電型半導体層と前記サイドウォールとをマスクとして前
記第１の逆導電型半導体層をエッチングしたのち、前記
第１の逆導電型半導体層の側面の前記一導電型半導体層
上に第２の逆導電型半導体層を形成する工程とを含む半
導体装置の製造方法。2. A step of sequentially growing a first opposite conductivity type semiconductor layer and at least one first conductivity type semiconductor layer on a first conductivity type semiconductor substrate, and a part of the first conductivity type semiconductor layer being selectively etched. After that, a step of forming a sidewall made of an insulating film on a side surface of the one conductivity type semiconductor layer, and after etching the first opposite conductivity type semiconductor layer using the one conductivity type semiconductor layer and the sidewall as a mask Forming a second reverse conductivity type semiconductor layer on the one conductivity type semiconductor layer on the side surface of the first reverse conductivity type semiconductor layer.
体層と少なくとも１つの一導電型半導体層とを順次成長
する工程と、前記一導電型半導体層の一部を選択エッチ
ングしたのち前記一導電型半導体層の側面にサイドウォ
ールを形成する工程と、前記一導電型半導体層と前記サ
イドウォールとをマスクとして前記逆導電型半導体層に
逆導電型不純物をドープする工程とを含む半導体装置の
製造方法。3. A step of sequentially growing a semiconductor layer of opposite conductivity type and at least one semiconductor layer of one conductivity type on a semiconductor substrate of one conductivity type, and selectively etching a part of the semiconductor layer of one conductivity type, and then performing the etching. A semiconductor device including: a step of forming a sidewall on a side surface of the one-conductivity-type semiconductor layer; and a step of doping the opposite-conductivity-type semiconductor layer with an opposite-conductivity-type impurity using the one-conductivity-type semiconductor layer and the sidewall as a mask. Manufacturing method.
Priority Applications (1)
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|---|---|---|---|
| JP3260204A JP2797774B2 (en) | 1991-10-08 | 1991-10-08 | Semiconductor device and manufacturing method thereof |
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| JPH02224250A (en) * | 1988-09-21 | 1990-09-06 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device and its manufacture |
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1991
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