JP2797774B2 - Semiconductor device and manufacturing method thereof - Google Patents
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Description
【0001】[0001]
【産業上の利用分野】本発明は寄生容量とベース抵抗の
小さい高性能のバイポーラトランジスタおよびバイポー
ラ集積回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high performance bipolar transistor and a bipolar integrated circuit having small parasitic capacitance and base resistance.
【0002】[0002]
【従来の技術】バイポーラデバイスの高性能化は近年特
に大きく進展している。2. Description of the Related Art The performance of bipolar devices has been greatly improved in recent years.
【0003】リソグラフィの進歩によりパターンを微細
化する方法は、大幅に改善されてベース抵抗と寄生容量
が低減された。またSi−MBEにより浅いエミッタ・
ベース接合を形成してキャリャのベース走行時間を短縮
された。その結果、大幅な特性向上が期待されている。[0003] Advances in lithography have significantly improved the pattern miniaturization method to reduce base resistance and parasitic capacitance. In addition, a shallow emitter
A base junction is formed to reduce the carrier's base travel time. As a result, significant improvement in characteristics is expected.
【0004】つぎにSi−MBEでP型ベース層を形成
したNPNトランジスタについて、図7を参照して説明
する。Next, an NPN transistor having a P-type base layer formed of Si-MBE will be described with reference to FIG.
【0005】はじめにN+ 型シリコン基板1にN型エピ
タキシャル層4を成長し、分離用酸化膜5を形成したの
ち、ベースとなるP型半導体層7を成長させる。つぎに
絶縁膜11を形成してからグラフトベースとなるP+型
半導体層15を形成する。つぎに絶縁膜12を形成して
からN+ 型ポリシリコン10を形成する。つぎにアルミ
ニウムからなるエミッタ電極17およびベース電極18
を形成して素子部が完成する。First, an N-type epitaxial layer 4 is grown on an N + -type silicon substrate 1 and an isolation oxide film 5 is formed, and then a P-type semiconductor layer 7 serving as a base is grown. Next, after forming the insulating film 11, a P + type semiconductor layer 15 serving as a graft base is formed. Next, after the insulating film 12 is formed, the N + type polysilicon 10 is formed. Next, the emitter electrode 17 and the base electrode 18 made of aluminum
Is formed to complete the element portion.
【0006】通常、ベース抵抗を低減するためのP+ 型
グラフトベース15は真性ベース7より深く形成され
る。そのためフリンジ容量によるコレクタ・ベース間の
寄生容量の増大を招く。Usually, the P + type graft base 15 for reducing the base resistance is formed deeper than the intrinsic base 7. Therefore, the parasitic capacitance between the collector and the base is increased by the fringe capacitance.
【0007】一方、ベース抵抗低減のためにグラフトベ
ースはできるだけエミッタに近づけることが望ましい
が、グラフトベースは高濃度なので極端にエミッタ19
に近づけるとエミッタ・ベース間容量の増加、エミッタ
・ベース間降伏電圧の低下をきたす。On the other hand, it is desirable that the graft base be as close to the emitter as possible in order to reduce the base resistance.
, The capacitance between the emitter and the base increases, and the breakdown voltage between the emitter and the base decreases.
【0008】さらに、エミッタ・グラフトベース間の距
離はグラフトベースの高濃度P型層が横方向拡散する距
離と、目合わせずれとから決定される。したがって、パ
ターン微細化が進んでもエミッタ・グラフトベース間の
距離のためベース抵抗の低減やトランジスタ特性の向上
には限界がある。Further, the distance between the emitter and the graft base is determined by the distance in which the high concentration P-type layer of the graft base diffuses in the lateral direction and misalignment. Therefore, there is a limit to the reduction of the base resistance and the improvement of the transistor characteristics due to the distance between the emitter and the graft base even if the pattern miniaturization advances.
【0009】[0009]
【発明が解決しようとする課題】ベース抵抗を低減する
ためのグラフトベースにより、パターン微細化に限界が
あった。また、ベース抵抗、コレクタ・ベース間容量等
の寄生容量低減が実現できず、特性向上の妨げとなって
いた。However, there is a limit to the pattern miniaturization due to the graft base for reducing the base resistance. Further, reduction of parasitic capacitance such as base resistance and collector-base capacitance cannot be realized, which hinders improvement of characteristics.
【0010】[0010]
【課題を解決するための手段】本発明の半導体装置は、
バイポーラトランジスタのコレクタ層の上に真性ベース
が形成され、前記真性ベース上にエミッタおよび前記エ
ミッタのサイドウォールが形成され、前記エミッタおよ
び前記サイドウォールに対して自己整合的に、前記真性
ベースの側面および前記コレクタ層の上面に接する高濃
度の不純物がドープされた単結晶からなるグラフトベー
スが形成されたものである。According to the present invention, there is provided a semiconductor device comprising:
An intrinsic base is formed on the collector layer of the bipolar transistor, an emitter and a sidewall of the emitter are formed on the intrinsic base, and a side surface of the intrinsic base and a side wall of the intrinsic base are self-aligned with the emitter and the sidewall. A graft base made of a single crystal doped with a high concentration of impurities and in contact with the upper surface of the collector layer is formed.
【0011】[0011]
【0012】また本発明の半導体装置の製造方法は、一
導電型の半導体基板上に逆導電型半導体層と少なくとも
1つの一導電型半導体層とを順次成長する工程と、前記
一導電型半導体層の一部を選択エッチングしたのち前記
一導電型半導体層の側面にサイドウォールを形成する工
程と、前記一導電型半導体層と前記サイドウォールとを
マスクとして前記逆導電型半導体層に逆導電型不純物を
ドープする工程とを含むものである。Further, in the method of manufacturing a semiconductor device according to the present invention, a step of sequentially growing an opposite conductivity type semiconductor layer and at least one one conductivity type semiconductor layer on a one conductivity type semiconductor substrate; Forming a sidewall on the side surface of the one-conductivity-type semiconductor layer after selectively etching a part of the first-conductivity-type semiconductor layer; Doping step.
【0013】[0013]
【実施例】はじめに本発明の第1の関連技術について、
図1(a)〜(d)を参照して説明する。図1(a)に
示すように、N+ 型半導体基板1上にN型エピタキシャ
ル層4を成長し分離用酸化膜5を形成する。つぎにベー
スとなるP型半導体層7およびエミッタとなるN+ 型半
導体層9を成長したのち、絶縁膜11を堆積しフォトレ
ジスト13をパターニングする。つぎに図1(b)に示
すように、フォトレジスト13をマスクとして絶縁膜1
1およびN+ 型半導体層9をエッチングする。このとき
一般にRIEが用いられるが、N+ 型半導体層9とP型
半導体層7との選択比を大きくするため硝酸および硫酸
の混合液によるウェットエッチングを用いることもでき
る。つぎに図1(c)に示すように、全面に絶縁膜を成
長したのち異方性エッチングによりエッチバックして、
絶縁膜からなるサイドウォール14を形成する。The first related art EXAMPLES Introduction to the invention,
FIGS. 1 (a) described with reference ~ to (d). As shown in FIG. 1A , an N-type epitaxial layer 4 is grown on an N + -type semiconductor substrate 1 to form an isolation oxide film 5. Next, after growing a P-type semiconductor layer 7 serving as a base and an N + -type semiconductor layer 9 serving as an emitter, an insulating film 11 is deposited and a photoresist 13 is patterned. Next, as shown in FIG. 1B, the insulating film 1 is
1 and the N + type semiconductor layer 9 are etched. At this time, RIE is generally used, but wet etching with a mixed solution of nitric acid and sulfuric acid can be used to increase the selectivity between the N + type semiconductor layer 9 and the P type semiconductor layer 7. Next, as shown in FIG. 1C, an insulating film is grown on the entire surface and then etched back by anisotropic etching.
A sidewall 14 made of an insulating film is formed.
【0014】つぎに絶縁膜11およびサイドウォール1
4をマスクとして、硼素(ボロン)をイオン注入してグ
ラフトベースとなるP+ 型半導体層14を形成する。イ
オン注入の代りに東京応化工業(株)製のポリボロンフ
ィルムによる低温拡散を用いることもできる。最後に図
2(d)に示すように、層間絶縁膜16を堆積し、エミ
ッタおよびベースのコンタクトを開口したのちエミッタ
電極17およびベース電極18を形成して素子部が完成
する。SiGeをベースとするヘテロバイポーラトラン
ジスタにおいては、図2(a)に示すように、P型ベー
ス7の上にN型半導体層8およびコンタクト用のN+ 型
半導体層9を重ねることもある。Next, the insulating film 11 and the side wall 1
Using P.4 as a mask, boron (boron) is ion-implanted to form a P + type semiconductor layer 14 serving as a graft base. Instead of ion implantation, low-temperature diffusion using a polyboron film manufactured by Tokyo Ohka Kogyo Co., Ltd. can also be used. Finally, as shown in FIG. 2D, an interlayer insulating film 16 is deposited, contacts of the emitter and the base are opened, and an emitter electrode 17 and a base electrode 18 are formed to complete an element portion. In a hetero-bipolar transistor based on SiGe, as shown in FIG. 2A, an N-type semiconductor layer 8 and a contact N + -type semiconductor layer 9 may be stacked on a P-type base 7 in some cases.
【0015】さらに、図2(b)に示すようにN型半導
体層8の上にN+型ポリシリコン10を重ねたポリシリ
コンエミッタまたは、図2(c)に示すようにP型半導
体層7の上にN+ 型ポリシリコン(またはアモルファス
シリコン)10を用いることもできる。Further, as shown in FIG. 2B, a polysilicon emitter in which an N + type polysilicon 10 is superposed on an N-type semiconductor layer 8 or a P-type semiconductor layer 7 as shown in FIG. An N + type polysilicon (or amorphous silicon) 10 can be used on the substrate.
【0016】これらの構造はNPNトランジスタだけで
なく、PNPトランジスタにも適用することができる。
つぎに本発明の第1の実施例について、図3(a)〜
(d)を参照して説明する。はじめに図3(a)に示す
ように、N+ 型半導体基板1上にN型エピタキシャル層
4を成長し分離用酸化膜5を形成する。つぎにベースと
なるP型半導体層7およびエミッタとなるN型半導体層
8を成長したのち、絶縁膜11を堆積して絶縁膜11お
よびN型半導体層8を選択エッチングする。つぎに全面
に絶縁膜を成長したのちエッチバックして、絶縁膜から
なるサイドウォール14を形成する。These structures can be applied to not only NPN transistors but also PNP transistors.
Next, a first embodiment of the present invention will be described with reference to FIGS.
This will be described with reference to FIG. First, as shown in FIG. 3A, an N-type epitaxial layer 4 is grown on an N + -type semiconductor substrate 1 to form an oxide film 5 for isolation. Next, after a P-type semiconductor layer 7 serving as a base and an N-type semiconductor layer 8 serving as an emitter are grown, an insulating film 11 is deposited, and the insulating film 11 and the N-type semiconductor layer 8 are selectively etched. Next, an insulating film is grown on the entire surface and then etched back to form a sidewall 14 made of the insulating film.
【0017】つぎに図3(b)に示すように、絶縁膜1
1およびサイドウォール14をマスクとして、P型半導
体層7をエッチングする。Next, as shown in FIG.
The P-type semiconductor layer 7 is etched using the first and side walls 14 as a mask.
【0018】つぎに図3(c)に示すように、P型半導
体層7の側壁およびN型エピタキシャル層4を核として
Si−MBEまたはUHV(ultra−high v
acuum)CVDにより、グラフトベースとなるP+
型半導体層15を低温で成長させる。つぎに図3(d)
に示すように、層間絶縁膜16を堆積し、エミッタおよ
びベースのコンタクトを開口したのちエミッタ電極17
およびベース電極18を形成して素子部が完成する。S
iGeをベースとするヘテロバイポーラトランジスタに
おいては、図4(a)に示すように、P型ベース7の上
にN型半導体層8およびコンタクト用のN+ 型半導体層
9を重ねることもある。Next, as shown in FIG. 3C, the Si-MBE or UHV (ultra-high v) is formed by using the side wall of the P-type semiconductor layer 7 and the N-type epitaxial layer 4 as nuclei.
acuum) CVD, P + to be a graft base
The type semiconductor layer 15 is grown at a low temperature. Next, FIG.
As shown in FIG. 7, an interlayer insulating film 16 is deposited, and the emitter and base contacts are opened.
Then, the element portion is completed by forming the base electrode 18. S
In an iGe-based hetero bipolar transistor, an N-type semiconductor layer 8 and a contact N + -type semiconductor layer 9 may be stacked on a P-type base 7 as shown in FIG.
【0019】さらに、図4(b)に示すようにN型半導
体層8の上にN+型ポリシリコン10を重ねたポリシリ
コンエミッタまたは、図4(c)に示すようにP型半導
体層7の上にN+ 型ポリシリコン(またはアモルファス
シリコン)10を用いることもできる。Further, as shown in FIG. 4B, a polysilicon emitter in which an N + type polysilicon 10 is superimposed on an N type semiconductor layer 8, or as shown in FIG. An N + type polysilicon (or amorphous silicon) 10 can be used on the substrate.
【0020】これらの構造はNPNトランジスタだけで
なく、PNPトランジスタにも適用することができる。
つぎに本発明の第2の関連技術について、図5(a)〜
(c)を参照して説明する。These structures can be applied to not only NPN transistors but also PNP transistors.
Next, a second related technique of the present invention will be described with reference to FIGS.
This will be described with reference to FIG.
【0021】はじめに図5(a)に示すように、N+ 型
半導体基板1に選択的にN+ 型埋込層3を形成したの
ち、N型エピタキシャル層4を成長する。つぎに分離用
酸化膜5を形成してから、コレクタ引上部6を形成して
絶縁膜11を形成する。First, as shown in FIG. 5A, an N + type buried layer 3 is selectively formed in an N + type semiconductor substrate 1, and then an N type epitaxial layer 4 is grown. Next, after the isolation oxide film 5 is formed, the collector pull-up portion 6 is formed, and the insulating film 11 is formed.
【0022】つぎに図5(b)に示すように、P型半導
体層7およびN型半導体層8を成長し、絶縁膜12を堆
積してフォトレジスト13を形成する。Next, as shown in FIG. 5B, a P-type semiconductor layer 7 and an N-type semiconductor layer 8 are grown, an insulating film 12 is deposited, and a photoresist 13 is formed.
【0023】つぎに図5(c)に示すように、フォトレ
ジスト13をマスクとして絶縁膜12およびN型半導体
層8をエッチングする。つぎにフォトレジスト13を除
去して絶縁膜を堆積してからエッチバックしてサイドウ
ォール14を形成し、イオン注入によりP+ 型半導体層
15を形成する。Next, as shown in FIG. 5C, the insulating film 12 and the N-type semiconductor layer 8 are etched using the photoresist 13 as a mask. Next, the photoresist 13 is removed, an insulating film is deposited, and then etched back to form a sidewall 14, and a P + type semiconductor layer 15 is formed by ion implantation.
【0024】このあと層間絶縁膜を堆積し、エミッタ、
ベースのコンタクトを開口して、電極を形成することに
より素子部が完成する。つぎに本発明の第2の実施例に
ついて、図6(a)〜(d)を参照して説明する。Thereafter, an interlayer insulating film is deposited, and an emitter,
The element portion is completed by opening the base contact and forming an electrode. Next, a second embodiment of the present invention will be described with reference to FIG. 6 (a) ~ (d) .
【0025】はじめに図6(a)に示すように、N+ 型
半導体基板1に選択的にN+ 型埋込層3を形成したの
ち、N型エピタキシャル層4を成長する。つぎに分離用
酸化膜5を形成して絶縁膜11を形成してから、コレク
タ引上部6を形成する。First, as shown in FIG. 6A, an N + -type buried layer 3 is selectively formed in an N + -type semiconductor substrate 1, and then an N-type epitaxial layer 4 is grown. Next, after the isolation oxide film 5 is formed and the insulating film 11 is formed, the collector upper part 6 is formed.
【0026】つぎに図6(b)に示すように、P型半導
体層7およびN型半導体層8を成長し、絶縁膜12を堆
積しフォトレジスト13を形成したのち絶縁膜12をエ
ッチングする。Next, as shown in FIG. 6B, a P-type semiconductor layer 7 and an N-type semiconductor layer 8 are grown, an insulating film 12 is deposited and a photoresist 13 is formed, and then the insulating film 12 is etched.
【0027】つぎに図6(c)に示すように、N型半導
体層8をエッチングしてから、フォトレジスト13を除
去する。つぎに絶縁膜を堆積してからエッチバックして
サイドウォール14を形成する。つぎにSi−MBEま
たはUHV−CVDによりP+ 型半導体層15を成長さ
せる。Next, as shown in FIG. 6C, the N-type semiconductor layer 8 is etched, and then the photoresist 13 is removed. Next, an insulating film is deposited and then etched back to form a sidewall 14. Next, the P + type semiconductor layer 15 is grown by Si-MBE or UHV-CVD.
【0028】このあと図6(d)に示すように、層間絶
縁膜16を堆積したのちエミッタ、ベースのコンタクト
を開口して、エミッタ電極17およびベース電極18を
形成することにより素子部が完成する。After that, as shown in FIG. 6D, after the interlayer insulating film 16 is deposited, the emitter and base contacts are opened, and the emitter electrode 17 and the base electrode 18 are formed to complete the element portion. .
【0029】[0029]
【発明の効果】真性ベースの側面にグラフトベースとな
るP+ 型半導体層を形成する。エミッタ・グラフトベー
ス間はサイドウォールによって隔離されている。エミッ
タ・ベースが自己整合的に形成されるので、エミッタ・
ベース間のマージンは不要になった。微細化の限界はサ
イドウォールの厚さで決まり、大幅にベース抵抗を低減
することができた。According to the present invention, a P + type semiconductor layer serving as a graft base is formed on the side surface of the intrinsic base. The side wall is isolated between the emitter and the graft base. Since the emitter and base are formed in a self-aligned manner,
The margin between bases is no longer needed. The limit of miniaturization was determined by the thickness of the sidewall, and the base resistance could be significantly reduced.
【0030】エミッタがサイドウォールで保護されるの
で、エミッタ・ベース間の接合容量が低減された。エミ
ッタ側面からの不要なキャリャが注入されなくなって、
電流増幅率およびエミッタ・ベース間の降伏電圧が向上
した。Since the emitter is protected by the sidewall, the junction capacitance between the emitter and the base is reduced. Unnecessary carriers from the side of the emitter are no longer injected,
The current amplification factor and the breakdown voltage between the emitter and the base are improved.
【0031】従来エピタキシャル層中に形成されていた
グラフトベースが、エピタキシャル層の上に形成されて
いるので、コレクタ・ベース間の寄生容量が低減し、逆
方向降伏電圧が向上した。Since the graft base conventionally formed in the epitaxial layer is formed on the epitaxial layer, the parasitic capacitance between the collector and the base is reduced, and the reverse breakdown voltage is improved.
【図1】本発明の第1の参考技術を工程順に示す断面図
である。FIG. 1 is a sectional view showing a first reference technique of the present invention in the order of steps.
【図2】本発明の第1の参考技術の一部変更例を示す断
面図である。FIG. 2 is a sectional view showing a partially modified example of the first reference technology of the present invention .
【図3】本発明の第1の実施例を工程順に示す断面図で
ある。FIG. 3 is a sectional view showing the first embodiment of the present invention in the order of steps.
【図4】本発明の第1の実施例の一部変更例を示す断面
図である。FIG. 4 is a sectional view showing a partially modified example of the first embodiment of the present invention .
【図5】本発明の第2の参考技術を工程順に示す断面図
である。FIG. 5 is a sectional view showing a second reference technology of the present invention in the order of steps.
【図6】本発明の第2の実施例を工程順に示す断面図で
ある。FIG. 6 is a cross-sectional view showing a second embodiment of the present invention in the order of steps.
【図7】従来のエピタキシャルベース・NPNトランジ
スタを示す断面図である。FIG. 7 is a sectional view showing a conventional epitaxial base NPN transistor.
1 N+ 型半導体基板 2 P型半導体基板 3 N+ 型埋込層 4 N型エピタキシャル層 5 分離用酸化膜 6 コレクタ引上部 7 P型半導体層(ベース) 8 N型半導体層(エミッタ) 9 N+ 型半導体層 10 N+ 型ポリシリコン(またはアモルファスシリ
コン) 11 絶縁膜 12 絶縁膜 13 フォトレジスト 14 サイドウォール 15 P+ 型半導体層 16 層間絶縁膜 17 エミッタ電極 18 ベース電極 19 コレクタ電極DESCRIPTION OF SYMBOLS 1 N + type semiconductor substrate 2 P type semiconductor substrate 3 N + type buried layer 4 N type epitaxial layer 5 Separation oxide film 6 Collector upper part 7 P type semiconductor layer (base) 8 N type semiconductor layer (emitter) 9 N + Type semiconductor layer 10 N + type polysilicon (or amorphous silicon) 11 insulating film 12 insulating film 13 photoresist 14 side wall 15 P + type semiconductor layer 16 interlayer insulating film 17 emitter electrode 18 base electrode 19 collector electrode
Claims (4)
上に真性ベースが形成され、前記真性ベース上にエミッ
タおよび前記エミッタのサイドウォールが形成され、前
記エミッタおよび前記サイドウォールに対して自己整合
的に、前記真性ベースの側面および前記コレクタ層の上
面に接する高濃度の不純物がドープされた単結晶からな
るグラフトベースが形成された半導体装置。1. An intrinsic base is formed on a collector layer of a bipolar transistor, an emitter and a sidewall of the emitter are formed on the intrinsic base, and the intrinsic base is self-aligned with the emitter and the sidewall. It consists of a single crystal doped with a high concentration of impurities in contact with the side surface of the intrinsic base and the upper surface of the collector layer.
The semiconductor device graft base is formed that.
型半導体層と少なくとも1つの一導電型半導体層とを順
次成長する工程と、前記一導電型半導体層の一部を選択
エッチングしたのち前記一導電型半導体層の側面に絶縁
膜からなるサイドウォールを形成する工程と、前記一導
電型半導体層と前記サイドウォールとをマスクとして前
記第1の逆導電型半導体層をエッチングしたのち、前記
第1の逆導電型半導体層の側面および前記一導電型半導
体層上面に接して第2の逆導電型半導体層を形成する工
程とを含む半導体装置の製造方法。2. A step of sequentially growing a first opposite conductivity type semiconductor layer and at least one one conductivity type semiconductor layer on a one conductivity type semiconductor substrate, and selectively etching a part of the one conductivity type semiconductor layer. Forming a sidewall made of an insulating film on a side surface of the one conductivity type semiconductor layer, and etching the first opposite conductivity type semiconductor layer using the one conductivity type semiconductor layer and the sidewall as a mask. the method of manufacturing a semiconductor device including the step of forming a second opposite conductivity type semiconductor layer in contact with a side surface and the one conductivity type semiconductor layer on surfaces of said first opposite conductivity type semiconductor layer.
ることを特徴とする請求項2の半導体装置の製造方法。3. The semiconductor device according to claim 2, wherein the second opposite conductivity type semiconductor layer is made of a single crystal.
3. The method of manufacturing a semiconductor device according to claim 2, wherein
またはUHV−CVDによって形成されることを特徴と
する請求項2の半導体装置の製造方法。4. The semiconductor device according to claim 1, wherein the second opposite conductivity type semiconductor layer is Si-MBE.
3. The method according to claim 2, wherein the semiconductor device is formed by UHV-CVD.
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