JPH05100820A - Fifo register device - Google Patents
Fifo register deviceInfo
- Publication number
- JPH05100820A JPH05100820A JP3258135A JP25813591A JPH05100820A JP H05100820 A JPH05100820 A JP H05100820A JP 3258135 A JP3258135 A JP 3258135A JP 25813591 A JP25813591 A JP 25813591A JP H05100820 A JPH05100820 A JP H05100820A
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- JP
- Japan
- Prior art keywords
- register
- data
- register group
- signal
- flag
- Prior art date
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- Pending
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、非同期のクロック信号
で制御されている複数のシステム間でデータの受け渡し
を行う場合のレジスタ装置に係り、特に表示メモリから
ワークステーション等の画面にデータを出力する場合に
用いて好適なFIFOレジスタ装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a register device for transferring data between a plurality of systems controlled by asynchronous clock signals, and more particularly to outputting data from a display memory to a screen of a workstation or the like. The present invention relates to a FIFO register device suitable for use in the case of
【0002】[0002]
【従来の技術】通常、システム間でデータの受け渡しを
行う場合には、データ送出側(データ書込み側)システ
ムとデータ受け取り側(データ読み出し側)システムの
間にFIFO装置を設けてタイミングの調整を行ってい
る。従来、この種のFIFO装置を構成する場合は、例
えば特開昭64−58015号公報に開示されているよ
うに、データを保持する複数のレジスタを用意し、それ
らのシフト回数を制御するシフトパルス生成回路を設け
て、データ書込み側から入力したデータを所定のタイミ
ングでデータ読み出し側システムに出力している。2. Description of the Related Art Normally, when data is transferred between systems, a FIFO device is provided between a data sending side (data writing side) system and a data receiving side (data reading side) system to adjust timing. Is going. Conventionally, in the case of configuring this kind of FIFO device, as disclosed in, for example, Japanese Patent Laid-Open No. 64-58015, a plurality of registers for holding data are prepared and a shift pulse for controlling the number of shifts of them is provided. A generation circuit is provided to output the data input from the data writing side to the data reading side system at a predetermined timing.
【0003】[0003]
【発明が解決しようとする課題】上記従来技術において
は、書込み側システムと読み出し側システムが非同期な
クロック信号で制御されている場合には、上記シフトパ
ルスを生成するシフトパルス生成回路の構成が非常に複
雑となり、資源効率のうえで大きな問題となっていた。In the above-mentioned prior art, when the write side system and the read side system are controlled by asynchronous clock signals, the shift pulse generating circuit for generating the shift pulse is extremely structured. It became complicated and became a big problem in resource efficiency.
【0004】本発明の目的は、上記従来技術の問題を解
消し、簡単な構成により同期していない異なるクロック
信号でそれぞれ制御されているシステム間でのデータの
受渡しを可能としたFIFOレジスタ装置を提供するこ
とにある。An object of the present invention is to solve the above-mentioned problems of the prior art and to provide a FIFO register device capable of passing data between systems controlled by different clock signals which are not synchronized by a simple structure. To provide.
【0005】[0005]
【課題を解決するための手段】上記目的を達成するため
に、本発明のFIFOレジスタ装置は、図1に示したよ
うに、複数のデータを格納するデータレジスタ群(1)
と、上記レジスタ群のうちデータ書き込みを行うレジス
タを指定するフラグ信号をシフトするためのフラグシフ
トレジスタ(2)と、上記レジスタ群のうちデータ読み
出しを行うレジスタを指定する信号を生成する読み出し
カウンタ(3)と、上記読み出しカウンタの出力信号に
応じて上記レジスタ群から1つのレジスタのデータを選
択し出力するマルチプレクサ(4)と、上記読み出しカ
ウンタ(3)のカウント出力信号を書込みクロック信号
(CL)に同期させるクロック同期回路(5)と、上記
レジスタ群に空き領域があるか否かを示すフラグを生成
する空き領域判定回路(8)とを備えたことを特徴とす
る。In order to achieve the above object, a FIFO register device of the present invention, as shown in FIG. 1, is a data register group (1) for storing a plurality of data.
A flag shift register (2) for shifting a flag signal that specifies a register for writing data in the register group, and a read counter (2) that generates a signal for specifying a register for reading data in the register group ( 3), a multiplexer (4) that selects and outputs data of one register from the register group according to the output signal of the read counter, and a count output signal of the read counter (3) as a write clock signal (CL). And a clock synchronization circuit (5) for synchronizing with the above, and a free area determination circuit (8) for generating a flag indicating whether or not there is a free area in the register group.
【0006】[0006]
【作用】上記構成において、フラグシフトレジスタ
(2)は、書込みを行うレジスタを指定するフラグ信号
を書込み信号(WRITE)のもとに、書込みクロック
信号(CLOCK)と同期して順次シフトしてレジスタ
群(1)を構成する個々のレジスタに与える。In the above structure, the flag shift register (2) sequentially shifts the flag signal designating the register to be written under the write signal (WRITE) in synchronization with the write clock signal (CLOCK). It is given to the individual registers making up the group (1).
【0007】レジスタ群(1)は、このフラグで指定さ
れたレジスタにデータ書込み側システムから入力するデ
ータ(DATA−IN)を順次書込む。読み出しカウン
タ(3)は、読み出し信号に応じてカウントアップして
マルチプレクサ(4)に切替え信号を与え、レジスタ群
(1)の何れかのレジスタの内容を選択して出力させ
る。The register group (1) sequentially writes the data (DATA-IN) input from the data writing side system into the register designated by this flag. The read counter (3) counts up according to the read signal and gives a switching signal to the multiplexer (4) to select and output the contents of one of the registers of the register group (1).
【0008】クロック同期回路(5)は書込みクロック
信号(CLOCK)で読み出しカウンタのカウント出力
をラッチし、読み出しカウンタ(3)のカウント出力を
この書込みクロック信号(CLOCK)に同期させる。
空き領域判定回路(8)は、セット・リセット回路
(6),(7)で構成され、セット・リセット回路
(6)はクロック同期回路(5)を構成するラッチの1
つのみがアクティブとなっているような信号を作り、セ
ット・リセット回路(7)はリセット後に空き領域判定
フラグ信号(FULL)をローレベル(L)にする。The clock synchronization circuit (5) latches the count output of the read counter with the write clock signal (CLOCK) and synchronizes the count output of the read counter (3) with the write clock signal (CLOCK).
The vacant area determination circuit (8) is composed of set / reset circuits (6) and (7), and the set / reset circuit (6) is one of the latches constituting the clock synchronization circuit (5).
The set / reset circuit (7) sets the empty area determination flag signal (FULL) to the low level (L) after resetting.
【0009】このFULL信号は書込みクロック信号に
同期しているので、書込み側システムは、このFULL
信号によりデータの書込みの可否を判断する。Since the FULL signal is in synchronization with the write clock signal, the writing side system has the FULL signal.
Whether or not data can be written is determined by the signal.
【0010】[0010]
【実施例】以下、本発明を実施例につき、図面を参照し
て詳細に説明する。図2は本発明によるFIFOレジス
タ装置の一実施例の構成を説明する回路図、図3は図2
の動作を説明するタイミング図である。図2において、
1はデータを格納するレジスタ群、2は書込みを行うレ
ジスタを指定するフラグ信号を生成するフラグシフトレ
ジスタ、3はレジスタ群1からの読み出しを制御する読
み出しカウンタ、4はレジスタ群1の出力データを切り
換える読み出し用マルチプレクサ、5はカウンタ出力同
期回路、6は読み出し位置フラグ信号発生用セット・リ
セット回路、7は初期化後に空き領域判定フラグ信号を
「空き」(ローレベル’L’)とするためのセット・リ
セット回路で、セット・リセット回路6.7で空き領域
判定回路8を構成する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described in detail below with reference to the accompanying drawings. 2 is a circuit diagram for explaining the configuration of an embodiment of the FIFO register device according to the present invention, and FIG.
3 is a timing diagram illustrating the operation of FIG. In FIG.
Reference numeral 1 is a register group for storing data, 2 is a flag shift register for generating a flag signal that specifies a register for writing, 3 is a read counter for controlling reading from the register group 1, and 4 is output data of the register group 1. A read multiplexer to be switched, 5 is a counter output synchronizing circuit, 6 is a set / reset circuit for generating a read position flag signal, and 7 is for setting a free area determination flag signal to “free” (low level “L”) after initialization. In the set / reset circuit, the set / reset circuit 6.7 constitutes the empty area determination circuit 8.
【0011】1−11〜1−22はレジスタ群1を構成
するレジスタ、2−1〜2−12はフラグシフトレジス
タ2を構成するレジスタ、5−1〜5−3はクロック同
期回路5を構成するラッチ、10〜26はアンドゲー
ト、31〜35はオアゲート、41,42はインバータ
である。なお、図3に示した波形の符号は図2における
同一符号で示した部分の波形を示す。1-11 to 1-22 are registers that constitute the register group 1, 2-1 to 2-12 are registers that constitute the flag shift register 2, and 5-1 to 5-3 constitute the clock synchronizing circuit 5. Latches, 10 to 26 are AND gates, 31 to 35 are OR gates, and 41 and 42 are inverters. The reference numerals of the waveforms shown in FIG. 3 indicate the waveforms of the portions indicated by the same reference numerals in FIG.
【0012】以下、図2の構成の動作を図3のタイミン
グ図と共に説明する。レジスタ群1は必要とされるビッ
ト幅分を持ち、入力データ(DATA−IN)はレジス
タ群1のレジスタ1−11〜1−22の何れかに書き込
まれる。シフトレジスタ2は、リセット信号(RESE
T)が入力されることにより1ビットだけがハイレベル
(H)となり、この1ビットの(H)は入力データがレ
ジスタ群1に書き込まれる毎にシフトされて次にデータ
を書き込むレジスタを指示する。The operation of the configuration of FIG. 2 will be described below with reference to the timing chart of FIG. The register group 1 has a required bit width, and the input data (DATA-IN) is written in any of the registers 1-11 to 1-22 of the register group 1. The shift register 2 has a reset signal (RESE
By inputting T), only 1 bit becomes high level (H), and this 1 bit (H) is shifted every time the input data is written in the register group 1 to indicate the register to write the next data. ..
【0013】読み出しカウンタ3は「A0,A1,A
2,A3」の4ビット出力を有し、リセット信号(RE
SET)の入力により’A3 A2 A1 A0’=’
0000’となり、読み出し信号(READ)の入力に
応じて順次、「A3A2 A1 A0」=’0000’
→’0001’→’0010’→’0011’→’01
00’→’0101’’0110’→’0111’→’
1000’→’1001’→’1010’→’101
1’→’0000’→・・・・・・・・のように循環的
にカウントアップする。The read counter 3 displays "A0, A1, A
2, A3 ”and a reset signal (RE
"A3 A2 A1 A0" = "by inputting SET)
0000 ′, and “A3A2 A1 A0” = “0000” sequentially according to the input of the read signal (READ).
→ '0001' → '0010' → '0011' → '01
00 '→' 0101 '0110' → '0111' → '
1000 '→' 1001 '→' 1010 '→' 101
Count up cyclically as 1 '→' 0000 '→ ....
【0014】この読み出しカウンタ3のカウント出力
「A0,A1,A2,A3」はマルチプレクサ4に与え
られ、マルチプレクサ4はこのカウント出力により切り
換えられてレジスタ群1を構成するレジスタ1−11〜
1−22の何れか1つの内容を出力データ(DATA−
OUT)として出力する。同図においては、レジスタ群
1を構成するレジスタ1−11〜1−22は4つずつの
ブロックとして管理されており、ブロック1−1,1−
2,1−3は読み出しカウンタ3の出力ビット「A3,
A2」のビットが、’A3 A2’=’00’,’0
1’,’10’をとることにより区別される。The count output "A0, A1, A2, A3" of the read counter 3 is given to the multiplexer 4, and the multiplexer 4 is switched by this count output to configure the registers 1-11 to 11 constituting the register group 1.
The content of any one of 1 to 22 is output data (DATA-
OUT). In the figure, the registers 1-11 to 1-22 constituting the register group 1 are managed as four blocks, and blocks 1-1 and 1-
2, 1-3 are output bits “A3,” of the read counter 3.
The bit of "A2" is "A3 A2" = "00", "0"
It is distinguished by taking 1'and '10'.
【0015】すなわち、いまどのブロックのデータを取
り出しているかを読み出しカウンタ3の出力ビット「A
3,A2」で判断し、この出力ビット「A3,A2」を
クロック同期回路5を構成するラッチ5−1,5−2,
5−3にラッチすることによって出力データを書込みク
ロック(CLOCK)に同期させる。読み出し信号(R
EAD)と書込みクロック(CLOCK)は非同期であ
るので、クロック同期回路5のラッチ5−1,5−2,
5−3の出力は、その複数がアクティブとなったり、全
てが非アクティブとなる場合があるため、空き領域判定
回路8を構成するセット・リセット回路6で上記ラッチ
5−1,5−2,5−3の1つのみがアクティブとなる
ように構成している。That is, the output bit "A" of the read counter 3 indicates which block of data is being taken out.
3, A2 ", and the output bits" A3, A2 "are latches 5-1 and 5-2 forming the clock synchronization circuit 5.
The output data is synchronized with the write clock (CLOCK) by latching at 5-3. Read signal (R
Since the EAD) and the write clock (CLOCK) are asynchronous, the latches 5-1 and 5-2 of the clock synchronization circuit 5 are
A plurality of outputs of 5-3 may become active or all of them may become inactive, so that the set / reset circuit 6 constituting the empty area determination circuit 8 uses the latches 5-1 and 5-2. Only one of 5-3 is active.
【0016】このセット・リセット回路6のアクティブ
出力と書き込みフラグがどこを指しているかを示す信
号、すなわちオアゲート31,32の出力により、空き
領域判定フラグ信号(FULL)を生成する。すなわ
ち、レジスタ群1のレジスタ1−11〜1−22に所定
のワード以上の空きがあればフラグ信号FULL=ロー
レベル(「L」)に、所定のワード以上の空きがないと
FULL=「H」となる。例えば、図2の回路において
は、この所定ワード数は4であり、この場合はレジスタ
群1に4ワード以上の空きがあればFULL=「L」、
なければ「H」となる。A free area determination flag signal (FULL) is generated by a signal indicating where the active output of the set / reset circuit 6 and the write flag indicate, that is, the outputs of the OR gates 31 and 32. That is, if the registers 1-11 to 1-22 of the register group 1 have a vacancy of a predetermined word or more, the flag signal FULL = low level (“L”), and FULL = “H” if there is no vacancy of a predetermined word or more. Will be For example, in the circuit shown in FIG. 2, the predetermined number of words is 4, and in this case, if the register group 1 has a vacancy of 4 words or more, FULL = “L”,
If not, it becomes “H”.
【0017】また、初期化後はレジスタ群は空き状態で
あるので、セット・リセット回路7によりFULL=
「L」とされる。この空き領域判定フラグ信号(FUL
L)は書込みクロック信号(CLOCK)に同期してい
るので、書込み側システムは、このフラグ信号を用いて
データの書込みを行うか否かを判断することができる。Further, since the register group is in an empty state after the initialization, the set / reset circuit 7 causes FULL =
It is set to "L". This empty area determination flag signal (FUL
Since L) is synchronized with the write clock signal (CLOCK), the write side system can use this flag signal to determine whether or not to write data.
【0018】このように、本実施例によれば、簡単な構
成により、非同期で制御されている書込み側システムと
読み出し側システムとの間でのデータの受渡しを可能と
することができる。As described above, according to this embodiment, it is possible to transfer data between the writing side system and the reading side system, which are asynchronously controlled, with a simple structure.
【0019】[0019]
【発明の効果】以上説明したように、本発明によれば、
簡単な構成により同期していない異なるクロック信号で
それぞれ制御されているシステム間でのデータの受渡し
を可能とし、上記従来技術の問題を解消したFIFOレ
ジスタ装置を提供することができる。As described above, according to the present invention,
It is possible to provide a FIFO register device capable of passing data between systems which are respectively controlled by different clock signals which are not synchronized with a simple configuration and which solves the above-mentioned problems of the conventional technique.
【図1】 本発明によるFIFOレジスタ装置の構成を
示すブロツク図である。FIG. 1 is a block diagram showing a configuration of a FIFO register device according to the present invention.
【図2】 本発明によるFIFOレジスタ装置の一実施
例を説明する回路図である。FIG. 2 is a circuit diagram illustrating an embodiment of a FIFO register device according to the present invention.
【図3】 図2に示した本発明によるFIFOレジスタ
装置の一実施例を説明するタイミング図である。FIG. 3 is a timing diagram illustrating an embodiment of the FIFO register device according to the present invention shown in FIG.
1・・・・データレジスタ群、2・・・・フラグシフト
レジスタ、3・・・・読み出しカウンタ、4・・・・マ
ルチプレクサ、5・・・・クロック同期回路、6,7・
・・・セット・リセット回路、8・・・・空き領域判定
回路。1 ... Data register group, 2 ... Flag shift register, 3 ... Read counter, 4 ... Multiplexer, 5 ... Clock synchronization circuit, 6, 7
... Set / reset circuit, 8 ... Empty area determination circuit.
─────────────────────────────────────────────────────
─────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成4年1月29日[Submission date] January 29, 1992
【手続補正1】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】0011[Correction target item name] 0011
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【0011】 1−11〜1−22はレジスタ群1を構
成するレジスタ、2−1〜2−12はフラグシフトレジ
スタ2を構成するレジスタ、5−1〜5−3はクロック
同期回路5を構成するラッチ、10〜26はアンドゲー
ト、31〜33,35はオアゲート、34はノアゲー
ト、41,42はインバータである。 なお、図3に示
した波形の符号は図2における同一符号で示した部分の
波形を示す。Reference numerals 1-11 to 1-22 denote registers that configure the register group 1, 2-1 to 2-12 denote registers that configure the flag shift register 2, and 5-1 to 5-3 configure the clock synchronization circuit 5. Latches, 10 to 26 are AND gates, 31 to 33, 35 are OR gates, 34 is a NOR gate, and 41 and 42 are inverters. The reference numerals of the waveforms shown in FIG. 3 indicate the waveforms of the portions indicated by the same reference numerals in FIG.
【手続補正2】[Procedure Amendment 2]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】0016[Correction target item name] 0016
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【0016】 このセット・リセット回路6のアクティ
ブ出力と書き込みフラグがどこを指しているかを示す信
号、すなわちオアゲート31,32,33の出力によ
り、空き領域判定フラグ信号(FULL)を生成する。
すなわち、レジスタ群1のレジスタ1−11〜1−22
に所定のワード以上の空きがあればフラグ信号FULL
=ローレベル(「L」)に、所定のワード以上の空きが
ないとFULL=「H」となる。例えば、図2の回路に
おいては、この所定ワード数は4であり、この場合はレ
ジスタ群1に4ワード以上の空きがあればFULL=
「L」、なければ「H」となる。 ─────────────────────────────────────────────────────
A free area determination flag signal (FULL) is generated by a signal indicating where the active output of the set / reset circuit 6 and the write flag indicate, that is, the outputs of the OR gates 31, 32 and 33.
That is, the registers 1-11 to 1-22 of the register group 1
Flag signal FULL if there is a space above a predetermined word
= FULL = “H” if there is no space above a predetermined word at the low level (“L”). For example, in the circuit of FIG. 2, the predetermined number of words is 4, and in this case, if the register group 1 has a vacancy of 4 words or more, FULL =
"L", otherwise "H". ─────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成4年1月29日[Submission date] January 29, 1992
【手続補正1】[Procedure Amendment 1]
【補正対象書類名】図面[Document name to be corrected] Drawing
【補正対象項目名】図2[Name of item to be corrected] Figure 2
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図2】 [Fig. 2]
Claims (1)
(1)と、上記レジスタ群のうちデータ書き込みを行う
レジスタを指定するフラグ信号をシフトするためのフラ
グシフトレジスタ(2)と、上記レジスタ群のうちデー
タ読み出しを行うレジスタを指定する信号を生成する読
み出しカウンタ(3)と、上記読み出しカウンタの出力
信号に応じて上記レジスタ群から1つのレジスタのデー
タを選択し出力するマルチプレクサ(4)と、上記読み
出しカウンタ(3)の出力信号を書込みクロック信号
(CL)に同期させるクロック同期回路(5)と、上記
レジスタ群に空き領域があるか否かを示すフラグ信号を
生成する空き領域判定回路(8)とを備えたFIFOレ
ジスタ装置。1. A register group (1) for storing a plurality of data, a flag shift register (2) for shifting a flag signal designating a register for writing data in the register group, and a register group for the register group. A read counter (3) for generating a signal designating a register for reading data, a multiplexer (4) for selecting and outputting the data of one register from the register group according to the output signal of the read counter, A clock synchronization circuit (5) for synchronizing the output signal of the read counter (3) with the write clock signal (CL), and a free area determination circuit (8) for generating a flag signal indicating whether or not there is a free area in the register group. ) And a FIFO register device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3258135A JPH05100820A (en) | 1991-10-04 | 1991-10-04 | Fifo register device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3258135A JPH05100820A (en) | 1991-10-04 | 1991-10-04 | Fifo register device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05100820A true JPH05100820A (en) | 1993-04-23 |
Family
ID=17316005
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3258135A Pending JPH05100820A (en) | 1991-10-04 | 1991-10-04 | Fifo register device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05100820A (en) |
-
1991
- 1991-10-04 JP JP3258135A patent/JPH05100820A/en active Pending
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