JPH0492287A - Dynamic-random-access-memory - Google Patents
Dynamic-random-access-memoryInfo
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- JPH0492287A JPH0492287A JP2208316A JP20831690A JPH0492287A JP H0492287 A JPH0492287 A JP H0492287A JP 2208316 A JP2208316 A JP 2208316A JP 20831690 A JP20831690 A JP 20831690A JP H0492287 A JPH0492287 A JP H0492287A
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
Abstract
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は半導体メモリに関し、さらに詳細にいえば、０
ＭＯ５ＦＥＴ（相補型金属酸化物半導体電界効果トラン
ジスタ）を用いたＤ ＲＡＭ（ダイナミック・ランダム
・アクセス・メモリ）に関する。DETAILED DESCRIPTION OF THE INVENTION A. Field of Industrial Application The present invention relates to semiconductor memory, and more specifically,
The present invention relates to a DRAM (dynamic random access memory) using MO5FET (complementary metal oxide semiconductor field effect transistor).
Ｂ、従来の技術
最近のシングル・デバイスＤＲＡＭには０ＭＯ８技術が
用いられており、メモリ密度がますます増大している。B. Prior Art Modern single-device DRAMs use 0MO8 technology, and memory densities are increasingly increasing.
メモリ密度の増大と共に、メモリの動作速度、消費電力
および信頼性を改善するための開発努力がなされており
、さまざまなメモリ回路設計が提案されている。その１
つは、例えばＳ、Ｈ，Ｄｈｏｎ８他による米国特許第４
８１６７０６号（特開昭６４−７２３９５号）に示され
ているような、いわゆる２／３ Ｖ Ｄ Ｄビット線プ
リチャージ方式を用いるものである。As memory density increases, development efforts are being made to improve memory operating speed, power consumption, and reliability, and various memory circuit designs have been proposed. Part 1
For example, US Pat.
This uses the so-called 2/3 VDD bit line precharge method as shown in No. 816706 (Japanese Unexamined Patent Publication No. 64-72395).
第４図は上記米国特許に示されているＤ ＲＡＭ回路を
示している。このメモリ回路は、交差結合されたＮＭＯ
ＳＦＥＴ（ＮチャネルＭＯ３ＦＥＴ）１８．２０よりな
る第１のラッチと、交差結合されたＰＭＯＳＦＥＴ（Ｐ
チャネルＭＯ５ＦＥＴ ）１４．１６よりなる第２のラ
ッチとを含むメモリ・センス・アンプ回路を有する。第
１のラッチの共通ノード８８はラッチング・クロックφ
Ｓによって制御されるＮＭＯＳＦＥＴ２４を介して大地
に接続される。第２のラッチの共通ノード３６はラッチ
ング・クロックφｓｐによって制御されるＰＭＯＳＦＥ
Ｔ２２を介して電源電圧ＶＤＤに接続される。第１およ
び第２のラッチ回路はゲート接地のＰＭＯＳＦＥＴｌ０
１１２を介して接続される。ビット線２６．２８の間に
はＰＭＯＳＦＥＴ３０よりなる等化デバイスが接続され
ている。FIG. 4 shows the DRAM circuit shown in the above-mentioned US patent. This memory circuit consists of cross-coupled NMO
A first latch consisting of an SFET (N-channel MO3FET) 18.20 and a cross-coupled PMOSFET (P
and a second latch consisting of channel MO5FET) 14.16. The common node 88 of the first latch is the latching clock φ
It is connected to ground through an NMOSFET 24 controlled by S. The common node 36 of the second latch is a PMOSFE controlled by the latching clock φsp.
It is connected to the power supply voltage VDD via T22. The first and second latch circuits are gate-grounded PMOSFET10.
112. An equalization device consisting of a PMOSFET 30 is connected between the bit lines 26 and 28.
メモリ・センス時には、ラッチング・クロツクφＳおよ
びφｓｐによってセンス・アンプ回路が活性化され、ビ
ット線２６．２８の間の電位差を増幅する。低レベル側
ビット線の電圧は第１のラッチによって下方に引張られ
るが、ビット線電圧の下方へのスイングはゲート接地Ｐ
ＭＯＳＦＥＴ１０．１２のしきい電圧（ＶＴＲ）の絶対
値にクランプされる。センス動作後のビット線のプリチ
ャージは、ＰＭＯＳ ＦＥＴ３０によってビット１ｇ
１２６．２８の電圧を等化することによって行なわれる
。センス動作後、高レベル側ビット線は第２のラッチに
よってプリチャージ・レベルからＶＤＤにプルアップさ
れており、低レベル側ビット線はＩＶＴＰＩの電圧レベ
ルにある。したがって、等化によってビット１ｌＪＪ２
６．２８は（ＶＤＤ＋ ｌ ＶＴＰ Ｉ ）／２の電圧
、通常は２／３ＶＤＤにプリチャージされる。During memory sensing, the sense amplifier circuit is activated by latching clocks φS and φsp to amplify the potential difference between bit lines 26 and 28. The voltage on the low level side bit line is pulled downward by the first latch, but the downward swing of the bit line voltage is caused by the gate ground
It is clamped to the absolute value of the threshold voltage (VTR) of MOSFET10.12. The bit line is precharged after the sense operation by PMOS FET30.
This is done by equalizing the voltage of 126.28. After the sensing operation, the high bit line is pulled up from the precharge level to VDD by the second latch, and the low bit line is at the voltage level of IVTPI. Therefore, by equalization bit 1lJJ2
6.28 is precharged to a voltage of (VDD+lVTPI)/2, typically 2/3VDD.
上記米国特許のメモリ回路は、ビット線の電圧スイング
を（ＶＤＤ −Ｉ ＶＴＲＩ ）の電圧範囲に制限する
ことによって、電力を節約し、高速センスを達成すると
いう利点を有する。また、ビット線電圧の下方へのスイ
ングがＩＶＴＲＩにクランプされるため、２／３ＶＤＤ
ビツト線プリチヤ一ジ方式を用いた場合でもビット線電
圧スイングがプリチャージ・レベルに関して対称となり
、ノイズ耐性が向上するという利点がある。なお、２／
３ＶＤＤビツト線プリチヤ一ジ方式を用いたセンス方式
は、Ｓ、Ｈ，Ｄｈｏｎｇ他による論文、”ＣＭＯ５ＤＲ
ＡＭのための高速センス方式（ｔ（ｉｇｈ−３ｐｅｅｄ
Ｓｅｎｓｉｎｇ Ｓｃｈｅｍｅ ｆｏｒ Ｃ
ＭＯ５ＤＲＡＭ’Ｓ ）、Ｉ Ｅ Ｅ Ｅ Ｊｏｕｒ
ｎａｌ ｏｆ ５ｏｌｉｄ −８ｔａｔｅ Ｃ１
ｒｅｕｉｔｓ、 Ｖｏｌ、 ２３、ｐｐ、３４−４０、
Ｆｅｂ、１９８８にも示されている。The memory circuit of the above US patent has the advantage of conserving power and achieving fast sensing by limiting the bit line voltage swing to a voltage range of (VDD - I VTRI ). Also, since the downward swing of the bit line voltage is clamped to IVTRI, 2/3VDD
Even when the bit line precharge method is used, there is an advantage that the bit line voltage swing is symmetrical with respect to the precharge level, and noise resistance is improved. In addition, 2/
The sensing method using the 3VDD bit line pre-charge method is described in the paper by S. H. Dhong et al., “CMO5DR.
Fast sensing method for AM (t(high-3peed)
Sensing Scheme for C
MO5DRAM'S), IEEE Jour
nal of 5olid -8tate C1
reits, Vol, 23, pp, 34-40,
Feb. 1988.
しかしながら上記米国特許のメモリ回路のＰＭＯＳ
ＦＥＴｌ０１１２はソース・フォロワ・モードで動作し
低電圧において高抵抗を示すため、ビット線の放電速度
が遅くなり、書込みおよびリストア動作が低速になると
いう問題がある。従って、２／３ＶＤＤプリチヤ一ジ方
式では、書込み速度を遅くすることなく且つ簡単な回路
でビット線の下方への電圧スイングを制限できることが
望ましい。さらに、高性能なりＲＡＭを達成するために
は、センス・アンプ回路と入出力データ線との間で高速
転送動作が可能である必要がある。これらの要件は低消
費電力で、しかも信頼性を損うことなく実現できる必要
がある。However, the PMOS of the memory circuit of the above US patent
Since the FET 10112 operates in a source follower mode and exhibits high resistance at low voltages, there is a problem in that the bit line discharge rate is slow and write and restore operations are slow. Therefore, in the 2/3 VDD precharge method, it is desirable to be able to limit the downward voltage swing of the bit line without slowing down the write speed and with a simple circuit. Furthermore, in order to achieve high performance RAM, it is necessary to be able to perform high-speed transfer operations between the sense amplifier circuit and the input/output data lines. These requirements must be achieved with low power consumption and without compromising reliability.
本発明と関連すると考えられる他の従来技術の文献は次
のとおりである。Other prior art documents considered relevant to the present invention are as follows.
特開昭６２−１６５７８７号は、負荷容量分離用のバリ
アＦＥＴを介して結合されたリストア回路とセンス・ア
ンプを有するＤＲＡＭを示している。リストア回路は、
交差結合されたＰＭＯＳＦＥＴよりなるラッチで構成さ
れており、その交差結合点はビット線対に接続されてい
る。センス・アンプは交差結合されたＮＭＯＳＦＥＴよ
りなるラッチで構成されている。リストア回路の交差結
合点とセンス・アンプの交差結合点はＮＭＯＳＦＥＴよ
りなるバリア・トランジスタを介して結合される。バリ
アＦＥＴのゲートには、（ビット線プリチャージ電圧＋
バリアＦＥＴのしきい値電圧）よりも大きな一定電圧が
与えられる。しかしながらこの従来技術には、本発明の
ようにセンス・ラッチの共通ノードの電圧の制御によっ
てビット線の下方への電圧スイングを制限することおよ
びＰＭＯＳ ＦＥＴゲートを介してセンス・ラッチを
入出力データ線に結合することは示されていない。JP-A-62-165787 shows a DRAM having a restore circuit and a sense amplifier coupled via a barrier FET for load capacitance isolation. The restoration circuit is
It consists of a latch made of cross-coupled PMOSFETs, and the cross-coupling point is connected to a bit line pair. The sense amplifier consists of a latch made of cross-coupled NMOSFETs. The cross-coupling point of the restore circuit and the cross-coupling point of the sense amplifier are coupled via a barrier transistor made of an NMOSFET. The gate of the barrier FET has (bit line precharge voltage +
A constant voltage larger than the threshold voltage of the barrier FET is applied. However, this prior art requires limiting the downward voltage swing of the bit line by controlling the voltage of the common node of the sense latch as in the present invention, and connecting the sense latch to the input/output data line through the PMOS FET gate. It has not been shown to bind to.
特開昭６３−１９７０９３号は、交差結合されたＮＭＯ
ＳＦＥＴよりなる第１のセンス・アンプと、交差結合さ
れたＰＭＯＳ ＦＥＴよりなる第２のセンス・アンプ
とを有するＤＲＡＭを示している。第１のセンス・アン
プの交差結合ノードは第２のセンス・アンプの交差結合
ノードに直結され、かつビット線対に結合されている。JP-A-63-197093 discloses cross-linked NMO
A DRAM is shown having a first sense amplifier comprised of SFETs and a second sense amplifier comprised of cross-coupled PMOS FETs. The cross-coupled node of the first sense amplifier is directly coupled to the cross-coupled node of the second sense amplifier and coupled to the bit line pair.
第１のセンス・アンプの共通ノードには、プリチャージ
電圧発生回路が接続される。第１のセンス・アンプの共
通ノードとビット線対との間にはプリチャージ期間にオ
ンにされる１対のＮＭＯＳＦＥＴが接続され、第２のセ
ンス・アンプの共通ノードとビット線対との闇にはプリ
チャージ期間にオンにされる１対のＰＭＯＳ ＦＥＴ
が接続される。ビット線対の間に接続された等化ＦＥＴ
によってビット線対が１／２■ｏｏ（■ｏｏは電源電圧
）に等化される時、プリチャージ電圧発生回路もオンに
される。プリチャージ電圧発生回路は１／２■。。にほ
ぼ等しいビット線プリチャージ電圧■ＢＬを発生し、こ
の電圧は上記１対のＮＭＯＳ ＦＥＴおよび上記１対
のＰｕＯ２ＦＥＴｅ介してビット線対および第２のセン
ス・アンプの共通ノードに結合される。これにより、ビ
ット線対および両方のセンス・アンプの共通ノードは、
１／２■。。にほぼ等しいプリチャージ電圧■ＢＬに確
実にプリチャージされる。この従来技術には、本発明の
ようにセンス・ラッチの共通ノードの電圧の制御によっ
てビット線の下方への電圧スイングを制限することおよ
びＰｕＯ２ＦＥＴゲートを介してセンス・ラッチを入出
力データ線に結合することは示されていない。A precharge voltage generation circuit is connected to the common node of the first sense amplifier. A pair of NMOSFETs that are turned on during the precharge period are connected between the common node of the first sense amplifier and the bit line pair. has a pair of PMOS FETs that are turned on during the precharge period.
is connected. Equalization FET connected between bit line pair
When the bit line pair is equalized to 1/2 OO (where OO is the power supply voltage), the precharge voltage generation circuit is also turned on. The precharge voltage generation circuit is 1/2■. . A bit line precharge voltage BL approximately equal to is generated, and this voltage is coupled to the common node of the bit line pair and the second sense amplifier through the pair of NMOS FETs and the pair of PuO2FETe. This allows the bit line pair and the common node of both sense amplifiers to
1/2 ■. . It is reliably precharged to the precharge voltage BL which is approximately equal to . This prior art includes limiting the downward voltage swing of the bit line by controlling the voltage at the common node of the sense latch as in the present invention and coupling the sense latch to the input/output data line through a PuO2FET gate. It has not been shown to do so.
Ｃ０発明が解決しようとする課題
したがって本発明の目的は、高速動作が可能な改良され
たＤＲＡＭを提供することである。C0 Problems to be Solved by the Invention Accordingly, an object of the present invention is to provide an improved DRAM capable of high-speed operation.
他の目的は、新規な方式でビット線の下方への電圧スイ
ングを制限する改良されたＤＲＡＭを提供することであ
る。Another object is to provide an improved DRAM that limits the downward voltage swing of the bit line in a novel manner.
他の目的は、センス・アンプと入出力データ線との間で
高速なデータ転送が可能な改良された高速なりＲＡＭを
提供することである。Another object is to provide an improved high speed RAM capable of high speed data transfer between sense amplifiers and input/output data lines.
０１課題を解決するための手段
本発明のダイナミック・ランダム・アクセス・メモリは
、１対の交差結合ノードおよび共通ノードを有する、交
差結合されたＮＭＯＳ ＦＥＴよりなるラッチを含む
センス・アンプ回路、ラッチの交差結合ノードに結合さ
れ、センス前に所定の電圧にプリチャージされるビット
線対、およびラッチの共通ノードに結合されたラッチ駆
動回路を含む。ラッチ駆動回路はセンス時にラッチを活
性化するためにラッチの共通ノードに基準電圧を結合す
る。ラッチ駆動回路は、ラッチの活性イしによって生じ
る低レベル側ビット線の下方への電圧スイングを上記基
準電圧よりも高い所定の電圧レベルに制限するようにラ
ッチの共通ノードの電圧を制御する。この所定の電圧レ
ベルは低レベル側ビット線のリストア電圧を与える。01 Means for Solving the Problems The dynamic random access memory of the present invention includes a sense amplifier circuit including a latch made of cross-coupled NMOS FETs having a pair of cross-coupled nodes and a common node; It includes a bit line pair coupled to the cross-coupled node and precharged to a predetermined voltage before sensing, and a latch drive circuit coupled to a common node of the latch. A latch drive circuit couples a reference voltage to a common node of the latches to activate the latches during sensing. The latch drive circuit controls the voltage at the common node of the latch so as to limit the downward voltage swing of the low-level bit line caused by activation of the latch to a predetermined voltage level higher than the reference voltage. This predetermined voltage level provides a restore voltage for the low level bit line.
低レベル側ビット線の下方への電圧スイングの制限は、
ラッチの共通ノードな基準電圧へ結合するＦＥＴを、ビ
ット線電圧が上記所定の電圧レベルまで降下した時にオ
フにすることによって行なうことができる。これによれ
ば、電力消費なしに自動的に所定のビット線低電圧レベ
ルを設定することができる。さらに、所定のビット線低
電圧レベルを発生する電圧発生器をラッチの共通ノード
に結合することにより、製造プロセスの変動に関係なく
正確にビット線低電圧レベルを設定することができる。The limit on the downward voltage swing of the low level side bit line is
This can be done by turning off the FET coupled to the common node reference voltage of the latch when the bit line voltage drops to the predetermined voltage level. According to this, a predetermined bit line low voltage level can be automatically set without power consumption. Furthermore, by coupling a voltage generator that generates a predetermined bit line low voltage level to the common node of the latch, the bit line low voltage level can be accurately set regardless of manufacturing process variations.
ラッチはＰｕＯ２ＦＥＴよりなる転送ゲートを介して入
出力データ線に結合される。ＰＭＯＳＦＥＴは転送ゲー
ト・ターン・オン遷移時におけるノイズによってラッチ
の状態が反転するのを防止し、したがって、早いタイミ
ングでオンになってセンス・データをデータ線に高速に
転送することができる。The latch is coupled to the input/output data line via a transfer gate made of a PuO2FET. The PMOSFET prevents the state of the latch from being inverted due to noise during the transfer gate turn-on transition, and therefore can be turned on at an early timing to transfer sense data to the data line at high speed.
Ｅ、実施例
次に図面を参照して本発明の良好な実施例について説明
する。第１図は本発明のＤＲＡＭ回路を示している。こ
のメモリ回路は、１対の交差結合されたＮＭＯＳ Ｆ
ＥＴ ＴＮＩ、ＴＮ２よりなる第１のラッチ１０およ
び１対の交差結合されたＰｕＯ２ＦＥＴ ＴＰ３、Ｔ
Ｐ４よりなる第２のラッチ１２を含む。ＮＭＯＳ Ｆ
ＥＴ ＴＮＩ、ＴＮ２のゲートおよびドレインが交差
結合され、ソースは共通ノードＮ１に接続されている。E. Embodiments Next, preferred embodiments of the present invention will be described with reference to the drawings. FIG. 1 shows a DRAM circuit of the present invention. This memory circuit consists of a pair of cross-coupled NMOS F
A first latch 10 consisting of ET TNI, TN2 and a pair of cross-coupled PuO2FETs TP3, T
It includes a second latch 12 consisting of P4. NMOSF
The gates and drains of ET TNI, TN2 are cross-coupled, and the sources are connected to the common node N1.
ＰｕＯ２ＦＥＴ ＴＰ３、ＴＰ４のゲートおよびドレ
インが交差結合され、ソースは共通ノードＮ２に接続さ
れている。第１のラッチ１０と第２のラッチ１２との間
には、負荷分離用ＮＭＯＳＦＥＴ ＴＮ３、ＴＮ４が
接続されている。ＦＥＴゲート、ＴＮ４のゲートには、
（ＶＥＱ十ＶＴＮ）（ここで、ＶＥＱはビット線プリチ
ャージ電圧、ＶＴＮはＦＥＴ ＴＮ３、ＴＮ４のしき
い値電圧）よりも大きい電圧が印加される。この例では
、８゜６■の電源電圧ＶＤＤが印加されている。第１の
ラッチ１０の共通ノードＮ１および第２のラッチ１２の
共通ノードＮ２はラッチ駆動回路１６に接続されている
。第１のラッチ１０、第２のラッチ１２およびＦＥＴ
ＴＮ３、ＴＮ４はメモリ・センス・アンプ回路を構成
する。The gates and drains of PuO2FETs TP3 and TP4 are cross-coupled, and the sources are connected to a common node N2. Load isolation NMOSFETs TN3 and TN4 are connected between the first latch 10 and the second latch 12. FET gate, TN4 gate,
A voltage larger than (VEQ + VTN) (where VEQ is the bit line precharge voltage and VTN is the threshold voltage of FETs TN3 and TN4) is applied. In this example, a power supply voltage VDD of 8°6cm is applied. A common node N1 of the first latch 10 and a common node N2 of the second latch 12 are connected to a latch drive circuit 16. First latch 10, second latch 12 and FET
TN3 and TN4 constitute a memory sense amplifier circuit.
第２のラッチ１２の交差結合ノードＮ３、Ｎ４はビット
線対ＢＬ、ＢＬＮに結合されている。ビット線対ＢＬ、
ＢＬＮとワード線ＷＬＩ−ＷＬＮとによって定められる
位置にはメモリ・セル１４が設けられている。この例で
は、メモリ・セルのスイッチＦＥＴとしてＰＭＯＳ
ＦＥＴが用いられている。ビット線対の間には等化信号
ＰＢＱに応答するＰＭＯＳ ＦＥＴ ＴＰ５が接続
されている。Cross-coupled nodes N3, N4 of second latch 12 are coupled to bit line pair BL, BLN. Bit line pair BL,
A memory cell 14 is provided at a location defined by BLN and word lines WLI-WLN. In this example, PMOS is used as the switch FET of the memory cell.
FET is used. A PMOS FET TP5 responsive to the equalization signal PBQ is connected between the bit line pair.
センス・アンプ回路のセンス・ノードとして作用する、
第１のラッチ１０の交差結合ノードＳＡ、ＳＡＮは、Ｐ
ＭＯＳ ＦＥＴ ＴＰｌ、ＴＰ２よりなる転送ゲー
トを介して１対の人出力データ線１０．１ＯＮに接続さ
れている。ＦＥＴ ＴＰＩ、ＴＰ２はカラム・スイッ
チまたはビット・スイッチとして働き、カラム・デコー
ダからのカラム選択信号￥１によって制御される。デー
タ１７１０．１ＯＮは通常のＣＭＯ３差動増幅器型の出
力増幅口ｕ１８に結合されている。第１図には、１対の
ビット線しか示されていないが、実際には多数のこのよ
うなビット線対が設けられ、選択されたビット線対がカ
ラム・スイッチによって選択的にデータ線■０、ＩＯＮ
に結合される。Acts as the sense node of the sense amplifier circuit,
The cross-coupled nodes SA, SAN of the first latch 10 are P
It is connected to a pair of human output data lines 10.1ON via a transfer gate made up of MOS FETs TPl and TP2. FETs TPI, TP2 act as column switches or bit switches and are controlled by the column select signal \1 from the column decoder. Data 1710.1ON is coupled to an ordinary CMO3 differential amplifier type output amplification port u18. Although only one pair of bit lines is shown in FIG. 1, in reality a large number of such bit line pairs are provided, and a selected bit line pair is selectively connected to a data line by a column switch. 0, ION
is combined with
第２図はラッチ駆動回路１６の具体的回路を示している
。ラッチ駆動回路は第１のラッチ１０の共通ノードＮ１
に接続される出力端子ＰＳＢおよび第２のラッチ１２の
共通ノードＮ２に接続される出力端子ＰＳＤＰを有する
。ラッチ駆動回路は、センス期間に低速センス活性化信
号ＰＳ１ｅ受取る小さなＮＭＯＳ ＦＥＴ ＴＮ５
、高速センス活性化信号ＰＳ２を受取る大きなＮＭＯＳ
ＦＥＴ ＴＮ６、およびリストア期間にビット線
低電圧レベル・クランプ信号５Ｐ３１受取るＮＭＯＳＦ
ＥＴ ＴＮ７を含む。ＴＮ５、ＴＮ６およびＴＮ７の
ドレインは出力端子ＰＳＢに共通接続され、ＴＮ５、Ｔ
Ｎ６のソースは大地電圧として選ばれた基準電圧に接続
されている。ＴＮ７のソースはビット線低電圧レベル発
生器２ｏに接続されている。電源電圧ＶＤＤと出力端子
ＰＳＤＰとの間には、第２のラッチ１２を活性化する信
号Ｐｓ４を受取るＰＭＯＳ ＦＥＴ ＴＰ６が接続
され、出力端子ＰＳＤＰとＰＳＢとの間には、等化信号
ＰＥＱを受取るＰＭＯＳ ＦＥＴ ＴＰ７が接続さ
れている。FIG. 2 shows a specific circuit of the latch drive circuit 16. The latch drive circuit is a common node N1 of the first latch 10.
It has an output terminal PSB connected to the common node N2 of the second latch 12, and an output terminal PSDP connected to the common node N2 of the second latch 12. The latch drive circuit is a small NMOS FET TN5 that receives the low-speed sense activation signal PS1e during the sensing period.
, a large NMOS receiving high-speed sense activation signal PS2.
FET TN6 and an NMOSF that receives the bit line low voltage level clamp signal 5P31 during the restore period.
Including ET TN7. The drains of TN5, TN6 and TN7 are commonly connected to the output terminal PSB.
The source of N6 is connected to a reference voltage selected as ground voltage. The source of TN7 is connected to bit line low voltage level generator 2o. A PMOS FET TP6 is connected between the power supply voltage VDD and the output terminal PSDP to receive a signal Ps4 that activates the second latch 12, and a PMOS FET TP6 is connected between the output terminals PSDP and PSB to receive an equalization signal PEQ. PMOS FET TP7 is connected.
次に第１図−第３図を参照して動作を説明する。Next, the operation will be explained with reference to FIGS. 1 to 3.
センス動作
センス動作それ自体は、低速センスおよび高速センスを
用いる従来のＤＲＡＭと基本的に同じである。センス動
作の開始前には、ビット線対ＢＬ、ＢＬＮおよびラッチ
・ノードＳＡ、ＳＡＮは等化されたプリチャージ電圧Ｖ
ＥＱにある。選択されたワード線が低レベルにされると
、開運するメモリ・セルが読取られ、記憶値に応じてビ
ット線対に差電圧を発生する。ビット線の電圧は導通状
態のＦＥＴ ＴＮ３、ＴＮ４を介してラッチ・ノード
ＳＡ、ＳＡＮに結合される。Sensing Operation The sensing operation itself is basically the same as in conventional DRAMs using slow sensing and fast sensing. Before the start of the sensing operation, the bit line pair BL, BLN and latch nodes SA, SAN are at an equalized precharge voltage V
It's in EQ. When the selected word line is brought low, the open memory cell is read and generates a differential voltage on the bit line pair depending on the stored value. The bit line voltage is coupled to the latch nodes SA, SAN through conducting FETs TN3, TN4.
低速センス活性化信号ＳＰＩが高レベルになると、ＴＮ
５が軽く導通し、端子ＰＳＢの電圧をゆるやかに低下さ
せる。これにより、第１のラッチ１０はラッチ・ノード
ＳＡ、ＳＡＮ間の電位差を増幅し始める。次に、高速セ
ンス活性化信号ｓＰ２が高レベルになると共に、第２ラ
ツチ活性化信号ＳＰ４が低レベルになる６信号ＳＰ２に
よりＴＮ６が強く導通して端子ＰＳＢの電圧の低下を加
速する。これにより第１のラッチ１ｏは低レベル側ビッ
ト線を０■に向けて引張る。例えば、第３図の例では、
低レベル側ビット！ＢＬＮおよび対応するラッチ・ノー
ドＳＡＮの電圧が低下する。When the low-speed sense activation signal SPI goes high, TN
5 becomes slightly conductive, causing the voltage at terminal PSB to drop gradually. This causes the first latch 10 to start amplifying the potential difference between the latch nodes SA and SAN. Next, the high-speed sense activation signal sP2 goes high and the second latch activation signal SP4 goes low due to the 6 signal SP2, which causes TN6 to become strongly conductive, accelerating the drop in the voltage at the terminal PSB. As a result, the first latch 1o pulls the low level side bit line toward 0■. For example, in the example in Figure 3,
Low level side bit! The voltage on BLN and the corresponding latch node SAN decreases.
この時等化信号ＰＥＱは高レベルであり、ＦＥＴＴＰ７
はオフであるがら、ＰＳ４低によって端子ＰＳＤＰが電
源電圧に結合され、高レベル側ビット線および対応する
ラッチ・ノード、例えばＢＬおよびＳＡをプリチャージ
電圧ＶＥＱから電源電圧ＶＤＤにプルアップする。ＮＭ
ＯＳＦＥＴＴＮ３．ＴＮ４はラッチ・ノードＳＡ、ＳＡ
Ｎをビット線キャパシタンスから分離し、高速なラッチ
動作を与える。At this time, equalization signal PEQ is at high level, and FETTP7
is off, but PS4 low couples terminal PSDP to the power supply voltage, pulling up the high-level bit line and the corresponding latch nodes, eg, BL and SA, from the precharge voltage VEQ to the power supply voltage VDD. N.M.
OSFETTN3. TN4 is the latch node SA, SA
Isolate N from bit line capacitance to provide fast latching operation.
次にカラム選択信号￥１がセンス期間中に低レベルにな
り、センス・ノードＳＡ、ＳＡＮをデータ線１０．ＩＯ
Ｎに結合する。データ線１０．１ＯＮは読取り動作前に
ＶＤＤにプリチャージされており、低レベルのセンス・
ノードＳＡＮに結合されたデータ線１ＯＮはラッチ１０
を通して放電する。高レベルのセンス・ノードＳＡに結
合されたデータ線はラッチ１０の導通ＦＥＴ、この例で
はＴＮ２、のゲートにＶＤＤの電圧を与え、データ線１
ＯＮの放電を加速する。データ線間の差電圧は出力アン
プ１８によってさらに増幅され、低レベル・データ線１
ＯＮの電圧は０■になる。Next, column select signal \1 goes low during the sense period, connecting sense nodes SA, SAN to data lines 10. IO
Bonds to N. Data line 10.1ON is precharged to VDD before the read operation and is a low level sense signal.
Data line 1ON coupled to node SAN is connected to latch 10
discharge through. The data line coupled to the high level sense node SA provides a voltage of VDD to the gate of the conduction FET of latch 10, in this example TN2, and data line 1
Accelerates ON discharge. The differential voltage between the data lines is further amplified by the output amplifier 18 and the low level data line 1
The ON voltage becomes 0■.
本発明の１つの特徴は、第１のラッチ１０の活性化によ
って生じる低レベル側ビット線ＢＬＮの下方への電圧ス
イングを、第１のラッチ１０の共通ノードＮ１の電圧制
御によって所定のビット線電圧レベルにクランプするよ
うにしたことである。One feature of the present invention is to control the downward voltage swing of the low-level bit line BLN caused by activation of the first latch 10 to a predetermined bit line voltage by controlling the voltage of the common node N1 of the first latch 10. The reason is that it is clamped to the level.
ＦＥＴ ＴＮ５．ＴＮ６が導通し続けた場合、低レベ
ル側ビット線の電圧はほぼＯＶまで低下する。FET TN5. If TN6 continues to be conductive, the voltage on the low level bit line drops to approximately OV.
しかし本発明では、ラッチ１０の活性化によって低レベ
ル側ビットｉＭＢＬＮの電圧が低レベル・リストア電圧
に相当する所定のビット線低電圧レベルＶＢＬＬまで低
下した時、ＰＳｌおよびＰＳ２が低になって、ＦＥＴ
ＴＮ５およびＴＮ６をオフにする。したがって、低レ
ベル側ビット線には低レベル・リストア電圧が自動的に
与えられる。However, in the present invention, when the voltage of the low level bit iMBLN decreases to a predetermined bit line low voltage level VBLL corresponding to the low level restore voltage by activation of the latch 10, PSl and PS2 go low, and the FET
Turn off TN5 and TN6. Therefore, a low level restore voltage is automatically applied to the low level side bit line.
しかしながら製造プロセスの変動のため、ＴＮ５および
ＴＮ６をオフにすることによって低レベル側ビット線に
所定の低レベル・リストア電圧を正確に設定するのが困
難になることがある。したがって本発明の実施例では、
所定の低レベル・リストア電圧に実質的に等しいビット
線低電圧レベルＶＢＬＬを発生するビット線低電圧レベ
ル発生器２０をラッチ１０の共通ノードＮ１に結合する
。However, due to manufacturing process variations, it may be difficult to accurately set a predetermined low level restore voltage on the low side bit line by turning off TN5 and TN6. Therefore, in embodiments of the invention:
A bit line low voltage level generator 20 is coupled to common node N1 of latch 10 for generating a bit line low voltage level VBLL substantially equal to a predetermined low level restore voltage.
低レベル側ビットＭＢＬＮが所定のビット線低電圧レベ
ルＶＢＬＬに降下するタイミングでＴＮ５およびＴＮ６
がオフにされると共に、ビット線低電圧レベル・クラン
プ信号ＰＳ３が高になる。TN5 and TN6 at the timing when the low level side bit MBLN drops to the predetermined bit line low voltage level VBLL.
is turned off and the bit line low voltage level clamp signal PS3 goes high.
これによりＴＮ７がオンになり、ビット線低電圧レベル
のための基準電圧レベルＶＢＬＬを発生器２０から共通
ノードＮ１に結合する。勿論、ＴＮ５およびＴＮ６をオ
フにすることによってビット線低電圧レベルＶＢＬＬを
正確に設定できる場合は、ビット線低電圧レベル発生器
２０は不要である。This turns on TN7, coupling the reference voltage level VBLL for the bit line low voltage level from generator 20 to common node N1. Of course, if bit line low voltage level VBLL can be accurately set by turning off TN5 and TN6, bit line low voltage level generator 20 is not needed.
本発明のもう１つの特徴は、カラム・スイッチとしてＰ
ｕＯ２ＦＥＴ ＴＰＩ、ＴＰ２が用いられていること
である。カラム・スイッチとしてＮＭＯＳＦＥＴが用い
られた場合は、低レベル側のセンス・ノードに接続され
たカラム・スイッチのゲート−ソース電圧ＶＧＳが大き
くなる。したがってカラム・スイッチのターン・オン遷
移時に低レベル側のカラム・スイッチに比較的大きな過
渡ノイズ電流が梳れる。このノイズ電流は低レベル・セ
ンス・ノードの電圧を上昇させ、ラッチ１０が十分にセ
ットされていない場合は、ラッチ１０の状態を反転させ
、誤読取りを生じる可能性がある。したがって、カラム
・スイッチとしてＮＭＯＳＦＥＴ；Ｅ−用いた場合は、
ラッチ１０が十分にセットされた後にカラム・スイッチ
をオンにする必要がある。カラム・スイッチとしてＰｕ
Ｏ２ＦＥＴを用いた場合、両方のソースがデータ線のプ
リチャージ電圧ＶＤＤにあり、両方のＦＥＴのゲート−
ソース電圧が等しい。したがって、ＰｕＯ２ＦＥＴはタ
ーン・オン遷移時にミラー電流源として働き、過度ノイ
ズ電流は事実上バランスし、ラッチ１０の状態にほとん
ど影響を与えない。したがって、カラム・スイッチＴＰ
Ｉ、ＴＰ２はビット線電圧が最終レベルに達する前によ
り早いタイミングでオンになって、感知されたデータを
早期にデータ線に転送し、メモリ・サイクルを短縮する
ことができる。第３図において、カラム選択信号￥１が
高速センス期間の中央付近で早期にオンになっているこ
とに注目されたい。また、ビット線電圧が最終レベルに
達する前にカラム・スイッチがオンになり、ラッチ１０
の導通側ＦＥＴにデータ線電圧ＶＤＤが結合されるから
、ラッチ１０の駆動が加速され、センス動作が一層高速
化される。Another feature of the invention is that P
uO2FET TPI, TP2 is used. When an NMOSFET is used as a column switch, the gate-source voltage VGS of the column switch connected to the low-level sense node becomes large. Therefore, a relatively large transient noise current is passed through the column switch on the low level side during the turn-on transition of the column switch. This noise current increases the voltage on the low level sense node and can reverse the state of latch 10, resulting in an erroneous reading, if latch 10 is not fully set. Therefore, when NMOSFET;E- is used as a column switch,
The column switch must be turned on after latch 10 is fully set. Pu as column switch
When using O2FETs, both sources are at the data line precharge voltage VDD, and the gates of both FETs are at the data line precharge voltage VDD.
Source voltages are equal. Therefore, the PuO2FET acts as a mirror current source during the turn-on transition, and the transient noise currents are effectively balanced and have little effect on the state of the latch 10. Therefore, column switch TP
I, TP2 can be turned on earlier, before the bit line voltage reaches its final level, to transfer sensed data to the data line earlier and shorten the memory cycle. Note in FIG. 3 that column select signal ¥1 is turned on early near the middle of the fast sense period. Also, before the bit line voltage reaches its final level, the column switch turns on and latch 10
Since the data line voltage VDD is coupled to the conduction side FET of the latch 10, the driving of the latch 10 is accelerated and the sensing operation is further accelerated.
リストア動作
センス動作の後にはリストア動作すなわち再書込みが行
なわれる。リストア動作は、上述したように信号ＰＳ１
およびＰＳ２が低になり、ＰＳ３が高になった時開始さ
れる。この時、低レベル側ビット線の電圧は低レベル・
リストア電圧に相当するビット線低電圧レベルＶＢＬＬ
にあり、高レベル側ビット線の電圧はＶＤＤにある。し
たがって、一方の記憶値は電圧ＶＢＬＬとして、他方の
記憶値はＶＤＤとしてメモリ・セルにリストアされる。Restore operation After the sense operation, a restore operation, that is, rewriting is performed. The restore operation is performed using the signal PS1 as described above.
and PS2 goes low and PS3 goes high. At this time, the voltage on the low level side bit line is low level.
Bit line low voltage level VBLL corresponding to the restore voltage
, and the voltage of the high-level bit line is at VDD. Therefore, one stored value is restored to the memory cell as voltage VBLL and the other stored value as VDD.
もしＴＮ６が導通し続けた場合、ラッチ１０のノードＮ
１の電圧がほぼ０■まで降下するが、本発明ではノード
Ｎ１がＯ■に低下する前にＶＢＬＬにクランプされる。If TN6 continues to conduct, the node N of latch 10
The voltage at node N1 drops to approximately 0■, but in the present invention, node N1 is clamped to VBLL before dropping to O■.
したがって、ラッチ・ノードＳＡ／ＳＡＮの電圧スイン
グが制限され、消費電力が減少する。Therefore, the voltage swing of latch node SA/SAN is limited and power consumption is reduced.
プリチャージ動作
プリチャージ期間には信号ＰＳ３が低レベルになり、信
号ＰＳ４が高レベルになり、等化信号ＰＥＱが低レベル
になる。したがって、ＴＰ６．ＴＰＴがオフになり、Ｔ
ＰＴがオンになる。端子ＰＳＤＰの電圧はＶＤＤに充電
され、端子ＰＳＢの電圧はＶＢＬＬに充電されているか
ら、ＴＰＴがオンになることによって、端子ＰＳＢおよ
びＰＳＤＢの電圧はＶＥＱ＝（ＶＤＤ＋ＶＢＬＬ ）／
２の電圧に等化され、共通ノードＮ１およびＮ２にこの
電圧を与える。Precharge Operation During the precharge period, the signal PS3 goes low, the signal PS4 goes high, and the equalization signal PEQ goes low. Therefore, TP6. TPT is turned off and T
PT turns on. Since the voltage at the terminal PSDP is charged to VDD and the voltage at the terminal PSB is charged to VBLL, when TPT is turned on, the voltage at the terminals PSB and PSDB becomes VEQ=(VDD+VBLL)/
2 and applies this voltage to the common nodes N1 and N2.
一方、等化ＦＥＴ ＴＰ５もオンになり、ビット線対
を等化し、（ＶＤＤ＋ＶＢＬＬ）／２の電圧にプリチャ
ージする。等化ＦＥＴ ＴＰ５による等化とラッチ駆
動回路１６からのプリチャージ電圧の供給との組合せに
より、ビット線対は急速にプリチャージされる。ＶＤＤ
は例えば３．６■、ＶＢＬＬは１／３ＶＤＤ＝１．２Ｖ
にされる。したがってプリチャージ電圧ＶＥＱは２．４
■、すわち２／３ＶＤＤになる。On the other hand, equalization FET TP5 is also turned on, equalizing the bit line pair and precharging it to a voltage of (VDD+VBLL)/2. The combination of equalization by equalization FET TP5 and supply of precharge voltage from latch drive circuit 16 rapidly precharges the bit line pair. VDD
For example, 3.6■, VBLL is 1/3VDD=1.2V
be made into Therefore, the precharge voltage VEQ is 2.4
■, that is, it becomes 2/3 VDD.
本発明では、負荷分離用ＦＥＴとしてＮＭＯＳＦＥＴ
ＴＮＴ、ＴＮ４が用いられているが、負電圧によって
十分に導通状態にバイアスしたＰＭＯＳＦＥＴを用いる
ことも可能である。しかし一定のしきい値を有するＰＭ
Ｏ５ＦＢＴをつくるのは難しく、また余分な負電圧源が
必要になるため、ＰＭＯＳＦＥＴは好ましくない。ＦＥ
ＴＴＮ３およびＴＮ４のコンダクタンスは、センス時に
おけるビット線とセンス・ノードとの間の高速な電荷転
送、ならびに高速なリストア動作および書込み動作を与
える程度に高いが、センス・ノードをビット線容量から
有効に分離できる程度に低い必要がある。In the present invention, NMOSFET is used as the load isolation FET.
Although TNT and TN4 are used, it is also possible to use a PMOSFET that is sufficiently biased into conduction by a negative voltage. However, PM with a certain threshold
PMOSFETs are not preferred because O5FBTs are difficult to make and require an extra negative voltage source. FE
The conductance of TTN3 and TN4 is high enough to provide fast charge transfer between the bit line and sense node during sensing, as well as fast restore and write operations, but effectively isolates the sense node from the bit line capacitance. It needs to be low enough to be separated.
また、本発明の実施例では、第１のラッチ１０としてＮ
ＭＯＳＦＥＴ、第２のラッチ１２としてＰＭＯＳＦＥＴ
を用いたが、第１のラッチ１０としてＰＭＯＳＦＥＴ、
第２のラッチ１２としてＮＭＯＳＦＥＴを用いることも
可能である。Further, in the embodiment of the present invention, as the first latch 10, N
MOSFET, PMOSFET as second latch 12
was used, but a PMOSFET was used as the first latch 10,
It is also possible to use an NMOSFET as the second latch 12.
しかしこの場合は、ラッチ駆動回路１６の電圧値、ＦＥ
Ｔの導通型および制御信号の極性を反対にする必要があ
る。この変形では、プリチャージ電圧は１／３ＶＤＤに
なり、ビット線クランプ・レベル発生器２０は２／３Ｖ
ＤＤを発生し、高レベル側ビット線の上方への電圧スイ
ングを２／３ＶＤＤにクランプする。したがって、ビッ
ト線の電圧は０■と２／３ＶＤＤの間でスイングする。However, in this case, the voltage value of the latch drive circuit 16, FE
The conduction type of T and the polarity of the control signal must be reversed. In this variation, the precharge voltage is 1/3VDD and the bit line clamp level generator 20 is 2/3V
DD is generated and the upward voltage swing of the high level side bit line is clamped to 2/3 VDD. Therefore, the voltage on the bit line swings between 0 and 2/3 VDD.
しかし一定のしきい値を有するＰＭＯＳＦＥＴをつくる
のが難しく、したがってデータ・ラッチ・タイミングが
不安定になりやすいので、第１のラッチ１０としてＮＭ
ＯＳＦＥＴ、第２のラッチとしてＰＭＯＳＦＥＴを用い
るのが好ましい。However, it is difficult to make a PMOSFET with a constant threshold value, and therefore the data latch timing is likely to become unstable.
It is preferable to use a PMOSFET as the OSFET and the second latch.
Ｆ１発明の効果
（１）ＮＭＯＳラッチの共通ノードはセンス時に基準電
圧に結合され、低レベル側ビット線の電圧が所定のビッ
ト線低電圧レベルに低下した時下方への電圧スイングを
クランプするように制御される。Effects of the F1 invention (1) The common node of the NMOS latch is coupled to the reference voltage during sensing, so as to clamp the downward voltage swing when the voltage on the low level side bit line drops to a predetermined bit line low voltage level. controlled.
したがってセンス動作および書込み動作に実質的な影響
を与えることなく簡単にビット線低電圧レベルを設定す
ることができる。この方式によれば、負荷分離ＦＥＴと
してＮＭＯＳＦＥＴを使用でき、上記米国特許第４８１
６７０６号に伴う問題を解決できる。Therefore, the bit line low voltage level can be easily set without substantially affecting sensing and writing operations. According to this method, an NMOSFET can be used as a load isolation FET, and the above-mentioned U.S. Pat.
The problem associated with No. 6706 can be solved.
（２）カラム・スイッチとしてＰＭＯＳＦＥＴが用いら
れる。したがってビット線電圧が最終レベルに達する前
にカラム・スイッチを早期にオンにでき、したがってデ
ータ綿へのデータ転送を迅速に行ない、かつＮＭＯＳラ
ッチに対する駆動を加速しラッチ動作を高速化できる。(2) PMOSFET is used as a column switch. Therefore, the column switch can be turned on early before the bit line voltage reaches its final level, so that data can be quickly transferred to the data pad and the drive to the NMOS latch can be accelerated to speed up the latch operation.
（３）センス・アンプのノードＳＡ／ＳＡＮの電圧スイ
ングが制限されるため、消費電力が少ない。(3) Since the voltage swing of nodes SA/SAN of the sense amplifier is limited, power consumption is low.
第１図は本発明によるＤＲＡＭを示す図である。
第２図は第１図のラッチ駆動回路の詳細図である。
第３図は第１図のＤＲＡＭの動作波形図である。
第４図は従来のＤＲＡＭを示す図である。
１０・・・・第１のラッチ、１２・・・・第２のラッチ
、１４・・・・メモリ・セル、ＢＬ、ＢＬＮ・・・・ビ
ット線対、ＴＮ３．ＴＮ４・・・・負荷分離用ＦＥＴ、
ＴＰｌ、ＴＰ２・・・・カラム・スイッチ、ＴＰ５・・
・・等化用ＦＥＴ、１０．ＩＯＮ・・・・データ線、１
６・・・・ラッチ駆動回路、ＳＰｌ・・・・低速センス
活性化信号、ＳＦ２・・・・高速センス活性化信号、Ｓ
Ｆ３・・・・ビット線低電圧レベル・クランプ信号、Ｓ
ｒ１・・・・ビット線プルアップ信号、ＰＥＱ・・・・
ビット線等化信号。
出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション
代理人 弁理士 山 本 仁 朗（外１名）FIG. 1 is a diagram showing a DRAM according to the present invention. FIG. 2 is a detailed diagram of the latch drive circuit of FIG. 1. FIG. 3 is an operational waveform diagram of the DRAM shown in FIG. 1. FIG. 4 is a diagram showing a conventional DRAM. 10...first latch, 12...second latch, 14...memory cell, BL, BLN...bit line pair, TN3. TN4...FET for load separation,
TPl, TP2... Column switch, TP5...
...Equalization FET, 10. ION...Data line, 1
6...Latch drive circuit, SPl...Low speed sense activation signal, SF2...High speed sense activation signal, S
F3...Bit line low voltage level clamp signal, S
r1...Bit line pull-up signal, PEQ...
Bit line equalization signal. Applicant International Business Machines Corporation Representative Patent Attorney Jinro Yamamoto (1 other person)
Claims (1)
ノードに接続された１対のＮＭＯＳＦＥＴよりなるラッ
チを含むセンス・アンプ回路と、上記ラッチの交差結合
ノードに結合され、センス前に所定の電圧にプリチャー
ジされるビット線対と、 上記ラッチの上記共通ノードに結合されたラッチ駆動回
路とを含み、 上記ラッチ駆動回路は、センス時に上記ラッチを活性化
するために上記共通ノードに基準電圧を結合し、かつ上
記ラッチの上記活性化によつて生じる低レベル側ビット
線の下方への電圧スイングを上記基準電圧よりも高い所
定の電圧レベルに制限するように上記共通ノードの電圧
を制御する手段を含むことを特徴とするダイナミック・
ランダム・アクセス・メモリ。 ２、請求項１において、上記基準電圧が大地電圧であり
、上記所定の電圧レベルが低レベル側ビット線のリスト
ア電圧レベルに実質的に等しいことを特徴とするダイナ
ミック・ランダム・アクセス・メモリ。 ３、請求項２において、上記リストア電圧レベルは上記
プリチャージ電圧と上記大地電圧との中間の値を有する
ことを特徴とするダイナミック・ランダム・アクセス・
メモリ。 ４、請求項１において、上記手段は、上記ラッチの上記
共通ノードと上記基準電圧との間に接続され、センス時
にオンにされ上記低レベル側ビット線の電圧が上記所定
の電圧レベルまで低下した時オフにされるＦＥＴを含む
ことを特徴とするダイナミック・ランダム・アクセス・
メモリ。 ５、請求項４において、上記手段は、 上記所定の電圧レベルと実質的に等しいビット線低電圧
レベルを発生するビット線低電圧レベル発生器と、 上記ラッチの上記共通ノードと上記ビット線低電圧レベ
ル発生器との間に接続され、上記低レベル側ビット線の
電圧が上記所定の電圧レベルまで低下した時オンにされ
て上記ビット線低電圧レベルを上記共通ノードに結合す
るＦＥＴとを含むことを特徴とするダイナミック・ラン
ダム・アクセス・メモリ。 ６、請求項５において、上記ビット線低電圧レベルが低
レベル側ビット線のリストア電圧レベルを与えることを
特徴とするダイナミック・ランダム・アクセス・メモリ
。 ７、請求項６において、上記手段はプリチャージ期間に
上記プリチャージ電圧に等しい電圧を上記ラッチの上記
共通ノードに結合する手段を含むことを特徴とするダイ
ナミック・ランダム・アクセス・メモリ。 ８、ゲートおよびドレインが交差結合されソースが共通
ノードに接続された１対のＮＭＯＳＦＥＴよりなるラッ
チを含むセンス・アンプ回路と、上記ラッチの交差結合
ノードに結合され、センス前に所定の電圧にプリチャー
ジされるビット線対と、 上記ラッチの上記共通ノードに結合されたラッチ駆動回
路とを含み、上記ラッチ駆動回路は、センス期間に上記
ラッチを活性化するために上記共通ノードに基準電圧を
結合するための第１の手段と、 リストア期間に低レベル側ビット線の電圧を上記基準電
圧よりも高いリストア電圧レベルにクランプするために
上記共通ノードに上記リストア電圧レベルに実質的に等
しいビット線低電圧レベルを結合するための第２の手段
と、 プリチャージ期間に上記ビット線低電圧レベルよりも高
いプリチャージ電圧を上記共通ノードに結合するための
第３の手段とを含むことを特徴とするダイナミック・ラ
ンダム・アクセス・メモリ。 ９、請求項８において、上記リストア電圧レベルは上記
プリチャージ電圧と上記基準電圧との中間の値を有する
ことを特徴とするダイナミック・ランダム・アクセス・
メモリ。 １０、請求項９において、上記第１の手段は上記ラッチ
の上記共通ノードと上記基準電圧との間に接続され、セ
ンス時にオンにされ上記低レベル側ビット線の電圧が上
記リストア電圧レベルに実質的に等しい所定の電圧レベ
ルまで降下した時オフにされる第１のＦＥＴよりなり、 上記第２の手段は上記ラッチの上記共通ノードとビット
線低電圧レベル発生器との間に接続され、上記低レベル
側ビット線の電圧が上記所定の電圧レベルまで降下した
時オンにされ、リストア動作の終了時にオフにされる第
２のＦＥＴよりなり、上記第３の手段はプリチャージ期
間にオンにされて、上記ビット線低電圧レベルにある上
記ラッチの上記共通ノードと電源電圧にあるノードとを
短絡する第３のＦＥＴよりなることを特徴とするダイナ
ミック・ランダム・アクセス・メモリ。 １１、１対の交差結合ノードおよび共通ノードを有する
、交差結合ＮＭＯＳＦＥＴよりなる第１のラッチと、 １対の交差結合ノードおよび共通ノードを有する、交差
結合ＰＭＯＳＦＥＴよりなる第２のラッチと、 上記１対および第２のラッチの上記交差結合ノードの間
に接続された分離用ＦＥＴと、 上記第２のラッチの上記交差結合ノードに結合され、セ
ンス前に所定の電圧にプリチャージされるビット線対と
、 １対のデータ線と、 上記第１のラッチの上記交差結合ノードを上記データ線
に結合するゲートＦＥＴと、 上記第１のラッチの上記共通ノードに結合された第１の
端子および上記第２のラッチの上記共通ノードに結合さ
れた第２の端子を有するラッチ駆動回路とを含み、 上記ラッチ駆動回路は、 センス期間に上記第１のラッチを活性化するために基準
電圧を上記第１の端子に結合する第１の手段と、 上記第１のラッチの上記活性化によつて低レベル側ビッ
ト線の電圧が上記基準電圧よりも高い所定の電圧レベル
まで降下した時上記所定の電圧レベルと実質的に等しい
ビット線低電圧レベルを上記第１の端子に結合する第２
の手段と、 センス期間に上記第２のラッチを活性化するために電源
電圧を上記第２の端子に結合する第３の手段とを含むこ
とを特徴とするダイナミック・ランダム・アクセス・メ
モリ。 １２、請求項１１において、上記分離用ＦＥＴは、その
ゲートが（上記プリチャージ電圧＋上記分離用ＦＥＴの
しきい値電圧）よりも大きな電圧にバイアスされたＮＭ
ＯＳＦＥＴであることを特徴とするダイナミック・ラン
ダム・アクセス・メモリ。 １３、請求項１１において、上記ビット線低電圧レベル
が低レベル側ビット線のリストア電圧レベルを与え、上
記電源電圧が高レベル側ビット線のリストア電圧レベル
を与えることを特徴とするダイナミック・ランダム・ア
クセス・メモリ。 １４、請求項１３において、上記ビット線低電圧レベル
は上記プリチャージ電圧と上記基準電圧との中間の値を
有することを特徴とするダイナミック・ランダム・アク
セス・メモリ。 １５、請求項１１において、上記ラッチ駆動回路はプリ
チャージ期間に上記ビット線低電圧レベルと上記電源電
圧の中間のプリチャージ電圧を上記第１の端子に結合す
る第４の手段を含むことを特徴とするダイナミック・ラ
ンダム・アクセス・メモリ。 １６、請求項１５において、上記第１の手段は上記第１
の端子と上記基準電圧との間に接続され、第１のラッチ
活性化信号に応答する第１のＦＥＴよりなり、 上記第２の手段は上記第１の端子とビット線低電圧レベ
ル発生器との間に接続され、ビット線低電圧クランプ信
号に応答する第２のＦＥＴよりなり、 上記第３の手段は上記電源電圧と上記第２の端子との間
に接続され、第２のラッチ活性化信号に応答する第３の
ＦＥＴよりなり、 上記第４の手段は上記第１および第２の端子間に接続さ
れ、等化信号に応答する第４のＦＥＴよりなることを特
徴とするダイナミック・ランダム・アクセス・メモリ。 １７、請求項１１において、上記ゲートＦＥＴがＰＭＯ
ＳＦＥＴであることを特徴とするダイナミック・ランダ
ム・アクセス・メモリ。 １８、１対の交差結合ノードおよび共通ノードを有する
、第１の導電型の交差結合ＦＥＴよりなる第１のラッチ
と、１対の交差結合ノードおよび共通ノードを有し、そ
の交差結合ノードが上記第１のラッチの上記交差結合ノ
ードに結合された第２の導電型の交差結合ＦＥＴよりな
る第２のラッチとを含むセンス・アンプ回路と、 上記第２のラッチの上記交差結合ノードに結合され、セ
ンス前に所定の電圧にプリチャージされるビット線対と
、 上記第１のラッチの上記共通ノードに結合された第１の
端子および上記第２のラッチの上記共通ノードに結合さ
れた第２の端子を有するラッチ駆動回路とを含み、 上記ラッチ駆動回路は、 センス期間に上記第１のラッチを活性化するために第１
の電圧を上記第１の端子に結合する第１の手段と、 上記第１の電圧に向つて引張られるビット線が上記第１
のラッチの活性化によつて上記プリチャージ電圧と上記
第１の電圧との間の所定の電圧レベルまで変化した時上
記所定の電圧レベルと実質的に等しいビット線電圧クラ
ンプ・レベルを上記第１の端子に結合する第２の手段と
、 センス期間に上記第２のラッチを活性化するために第２
の電圧を上記第２の端子に結合する第３の手段とを含む
ことを特徴とするダイナミック・ランダム・アクセス・
メモリ。 １９、請求項１８において、上記ビット線電圧クランプ
・レベルが第１のリストア電圧を与え、上記第２の電圧
が第２のリストア電圧を与えることを特徴とするダイナ
ミック・ランダム・アクセス・メモリ。 ２０、請求項１９において、上記ビット線電圧クランプ
・レベルは上記プリチャージ電圧と上記第１の電圧との
中間の値を有することを特徴とするダイナミック・ラン
ダム・アクセス・メモリ。 ２１、請求項１８において、上記ラッチ駆動回路はプリ
チャージ期間に上記ビット線電圧クランプ・レベルと上
記第２の電圧の中間のプリチャージ電圧を上記第１の端
子に結合する第４の手段を含むことを特徴とするダイナ
ミック・ランダム・アクセス・メモリ。 ２２、請求項２１において、上記第１の手段は上記第１
の端子と上記第１の電圧との間に接続され、第１のラッ
チ活性化信号に応答する第１のＦＥＴよりなり、 上記第２の手段は上記第１の端子と上記ビット線電圧ク
ランプ・レベル発生器との間に接続され、ビット線電圧
クランプ信号に応答する第２のＦＥＴよりなり、 上記第３の手段は上記第２の電圧と上記第２の端子との
間に接続され、第２のラッチ活性化信号に応答する第３
のＦＥＴよりなり、 上記第４の手段は上記第１および第２の端子間に接続さ
れ、等化信号に応答する第４のＦＥＴよりなることを特
徴とするダイナミック・ランダム・アクセス・メモリ。 ２３、請求項１８において、上記ゲートＦＥＴがＰＭＯ
ＳＦＥＴであることを特徴とするダイナミック・ランダ
ム・アクセス・メモリ。 ２４、ゲートおよびドレインが交差結合されソースが共
通ノードに接続された１対のＮＭＯＳＦＥＴよりなるラ
ッチを含むセンス・アンプ回路と、上記ラッチの交差結
合ノードに結合されたビット線対と、 上記ラッチの共通ノードに結合され、センス時に上記ラ
ッチを活性化するラッチ駆動回路と、センス前に所定の
高電圧にプリチャージされる１対のデータ線と、 制御信号に応答して上記ラッチの交差結合ノードを上記
データ線に結合するＰＭＯＳＦＥＴゲートと を含むダイナミック・ランダム・アクセス・メモリ。 ２５、請求項２４において、上記ＰＭＯＳＦＥＴがセン
ス期間中にオンにされることを特徴とするダイナミック
・ランダム・アクセス・メモリ。[Claims] 1. A sense amplifier circuit including a latch consisting of a pair of NMOSFETs whose gates and drains are cross-coupled and whose sources are connected to a common node; a bit line pair precharged to a predetermined voltage; and a latch drive circuit coupled to the common node of the latch, wherein the latch drive circuit connects the common node to activate the latch during sensing. a reference voltage at the common node, and a voltage at the common node to limit the downward voltage swing of the low bit line caused by the activation of the latch to a predetermined voltage level higher than the reference voltage. A dynamic system characterized by including means for controlling the
Random access memory. 2. The dynamic random access memory according to claim 1, wherein the reference voltage is a ground voltage, and the predetermined voltage level is substantially equal to a restore voltage level of a low-level bit line. 3. The dynamic random access system according to claim 2, wherein the restore voltage level has an intermediate value between the precharge voltage and the ground voltage.
memory. 4. In claim 1, the means is connected between the common node of the latch and the reference voltage, and is turned on at the time of sensing so that the voltage of the low-level bit line is reduced to the predetermined voltage level. A dynamic random access device featuring a FET that is turned off when
memory. 5. As claimed in claim 4, said means comprises: a bit line low voltage level generator for generating a bit line low voltage level substantially equal to said predetermined voltage level; and said common node of said latch and said bit line low voltage level. a FET connected between the level generator and the FET that is turned on when the voltage of the low level side bit line drops to the predetermined voltage level to couple the bit line low voltage level to the common node. Dynamic random access memory featuring 6. The dynamic random access memory according to claim 5, wherein the bit line low voltage level provides a restore voltage level of a low level bit line. 7. The dynamic random access memory of claim 6, wherein said means includes means for coupling a voltage equal to said precharge voltage to said common node of said latch during a precharge period. 8. A sense amplifier circuit including a latch consisting of a pair of NMOSFETs whose gates and drains are cross-coupled and whose sources are connected to a common node; a bit line pair to be charged; and a latch drive circuit coupled to the common node of the latch, the latch drive circuit coupling a reference voltage to the common node to activate the latch during a sense period. a first means for applying a bit line voltage substantially equal to the restore voltage level to the common node for clamping the voltage of the low level side bit line to a restore voltage level higher than the reference voltage during the restore period; and third means for coupling a precharge voltage higher than the bit line low voltage level to the common node during a precharge period. Dynamic random access memory. 9. The dynamic random access system according to claim 8, wherein the restore voltage level has an intermediate value between the precharge voltage and the reference voltage.
memory. 10. In claim 9, the first means is connected between the common node of the latch and the reference voltage, and is turned on during sensing so that the voltage of the low-level bit line substantially reaches the restore voltage level. said second means is connected between said common node of said latch and said bit line low voltage level generator, said second means being connected between said common node of said latch and said bit line low voltage level generator; The second FET is turned on when the voltage of the low-level bit line drops to the predetermined voltage level, and is turned off at the end of the restore operation, and the third means is turned on during the precharge period. and a third FET shorting the common node of the latch at the bit line low voltage level and the node at the power supply voltage. 11. A first latch made of a cross-coupled NMOSFET, having a pair of cross-coupled nodes and a common node, and a second latch made of a cross-coupled PMOSFET, having a pair of cross-coupled nodes and a common node; a bit line pair connected to the cross-coupled node of the second latch and precharged to a predetermined voltage before sensing; a pair of data lines; a gate FET coupling the cross-coupled node of the first latch to the data line; a first terminal coupled to the common node of the first latch and a first terminal coupled to the common node of the first latch; a latch drive circuit having a second terminal coupled to the common node of the two latches, the latch drive circuit applying a reference voltage to the first latch to activate the first latch during a sensing period. a first means coupled to a terminal of the first latch; and the predetermined voltage level when the voltage of the low level side bit line drops to a predetermined voltage level higher than the reference voltage due to the activation of the first latch. a second bit line low voltage level substantially equal to the first terminal;
and third means for coupling a power supply voltage to the second terminal to activate the second latch during a sensing period. 12. In claim 11, the isolation FET is an NM whose gate is biased to a voltage greater than (the precharge voltage + the threshold voltage of the isolation FET).
A dynamic random access memory characterized by being an OSFET. 13. According to claim 11, the bit line low voltage level provides a restore voltage level for a low level bit line, and the power supply voltage provides a restore voltage level for a high level bit line. Access memory. 14. The dynamic random access memory of claim 13, wherein the bit line low voltage level has a value intermediate between the precharge voltage and the reference voltage. 15. Claim 11, wherein the latch drive circuit includes fourth means for coupling a precharge voltage intermediate between the bit line low voltage level and the power supply voltage to the first terminal during the precharge period. Dynamic random access memory. 16. Claim 15, wherein said first means is said first means.
a first FET connected between a terminal of the bit line and the reference voltage and responsive to a first latch activation signal, the second means being connected between the first terminal and the bit line low voltage level generator; a second FET connected between the power supply voltage and the second terminal and responsive to a bit line low voltage clamp signal, the third means being connected between the power supply voltage and the second terminal, a third FET responsive to the signal; and the fourth means is connected between the first and second terminals and comprises a fourth FET responsive to the equalization signal. - Access memory. 17. In claim 11, the gate FET is PMO.
A dynamic random access memory characterized by being an SFET. 18, a first latch made of a cross-coupled FET of a first conductivity type, having a pair of cross-coupled nodes and a common node; a second latch comprising a cross-coupled FET of a second conductivity type coupled to the cross-coupled node of the first latch; and a sense amplifier circuit coupled to the cross-coupled node of the second latch. , a bit line pair precharged to a predetermined voltage before sensing, a first terminal coupled to the common node of the first latch and a second terminal coupled to the common node of the second latch. and a latch drive circuit having a terminal, the latch drive circuit having a first latch for activating the first latch during a sensing period.
a first means for coupling a voltage to the first terminal; a bit line pulled towards the first voltage;
When the bit line voltage clamp level is changed to a predetermined voltage level between the precharge voltage and the first voltage by activation of a latch of the first a second means coupled to a terminal of the second latch for activating the second latch during the sensing period;
and third means for coupling a voltage of 0 to the second terminal.
memory. 19. The dynamic random access memory of claim 18, wherein said bit line voltage clamp level provides a first restore voltage and said second voltage provides a second restore voltage. 20. The dynamic random access memory of claim 19, wherein the bit line voltage clamp level has a value intermediate between the precharge voltage and the first voltage. 21. Claim 18, wherein said latch drive circuit includes fourth means for coupling a precharge voltage intermediate said bit line voltage clamp level and said second voltage to said first terminal during a precharge period. A dynamic random access memory characterized by: 22. Claim 21, wherein said first means is said first means.
a first FET connected between the first terminal and the first voltage and responsive to a first latch activation signal; the second means is connected between the first terminal and the bit line voltage clamp; a second FET connected between the level generator and responsive to a bit line voltage clamp signal; the third means being connected between the second voltage and the second terminal; a third latch activation signal responsive to a second latch activation signal;
A dynamic random access memory comprising: a FET, wherein said fourth means comprises a fourth FET connected between said first and second terminals and responsive to an equalization signal. 23. Claim 18, wherein the gate FET is a PMO
A dynamic random access memory characterized by being an SFET. 24, a sense amplifier circuit including a latch consisting of a pair of NMOSFETs whose gates and drains are cross-coupled and whose sources are connected to a common node; and a bit line pair coupled to the cross-coupled node of the latch; a latch drive circuit coupled to a common node and activating the latch during sensing; a pair of data lines precharged to a predetermined high voltage before sensing; and a cross-coupled node of the latch in response to a control signal. and a PMOSFET gate coupled to the data line. 25. The dynamic random access memory of claim 24, wherein the PMOSFET is turned on during a sense period.
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