JPH0486032A - Sound code - Google Patents

Sound code

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JPH0486032A
JPH0486032A JP2200027A JP20002790A JPH0486032A JP H0486032 A JPH0486032 A JP H0486032A JP 2200027 A JP2200027 A JP 2200027A JP 20002790 A JP20002790 A JP 20002790A JP H0486032 A JPH0486032 A JP H0486032A
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JP
Japan
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silence
code output
output means
output
state
Prior art date
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Pending
Application number
JP2200027A
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Japanese (ja)
Inventor
Shuji Matsukawa
修二 松川
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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    • Y02DCLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D30/00Reducing energy consumption in communication networks
    • Y02D30/70Reducing energy consumption in communication networks in wireless communication networks

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  • Compression, Expansion, Code Conversion, And Decoders (AREA)
  • Mobile Radio Communication Systems (AREA)

Abstract

PURPOSE:To reduce average energy consumption by outputting a silence code when a silent state is detected, and stopping the operation of a part which is not related to the operations of a silence detecting means and a silence code output means. CONSTITUTION:When the value of a counter reaches a set value, the level of accumulated power is decided. In the case of silence, a selector 7 is set through a control register 4 to the side of a silence register 6 as a silence code output means. Further, after a FIFO memory 5 is reset, a low-speed clock mode is set to a clock generation part 2 as a bottom frequency for a part composed of the program of a silence detector, etc., which is operated in the case of silence, to finish the processing within a sound input rate. Therefore, an encoding processing is stopped in a silence block, and a silence detection processing is executed by the low-speed clock mode. Thus, energy consumption can be reduced.

Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は、音声信号を圧縮符号化するための音声コーデ
ックに関し、特に携帯型ディジタル電話等の低消費電力
が求められる機器に使用される音声コーデックに関する
[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to an audio codec for compressing and encoding audio signals, and in particular to audio codecs used in devices that require low power consumption such as portable digital telephones. Regarding codecs.

[従来の技術] 従来、この種の音声コーデックでは、通話中は常に符号
器を動作させることにより、入力音声を圧縮符号化する
ようにしている。
[Prior Art] Conventionally, this type of audio codec compresses and encodes input audio by constantly operating an encoder during a call.

一方、近年、携帯型ディジタル電話を始め、この種の音
声コーデックが使用される機器にも、低消費電力化が求
められるようになってきた。
On the other hand, in recent years, there has been a demand for lower power consumption in devices that use this type of voice codec, including portable digital telephones.

[発明が解決しようとする課題] しかしながら、従来の音声コーデックでは、その動作ク
ロック周波数によって、消費電力が決定されるので、消
費電力を低減させるためには、動作クロック周波数を低
減させなければならない。
[Problems to be Solved by the Invention] However, in the conventional audio codec, power consumption is determined by its operating clock frequency, so in order to reduce power consumption, the operating clock frequency must be reduced.

この場合、受信局に不都合を与えてしまうという問題点
がある。
In this case, there is a problem in that it causes inconvenience to the receiving station.

本発明はかかる問題点に鑑みてなされたものであって、
受信局には何ら不都合を与えることなしに平均消費電力
の低減を図れるようにした音声コーデックを提供するこ
とを目的とする。
The present invention has been made in view of such problems, and includes:
It is an object of the present invention to provide a voice codec that can reduce average power consumption without causing any inconvenience to a receiving station.

〔課題を解決するための手段] 本発明に係る音声コーデックは、音声入力信号を符号化
してその情報量を圧縮した符号化データを得る符号化手
段と、この符号化手段で得られた符号化データを格納し
出力する通常符号出力手段と、前記音声入力信号の一定
時間の累積電力を計測しこの累積電力と予め定められた
しきい値とを比較して無音状態であるか有音状態である
かを検出する無音検出手段と、無音符号のみを出力する
無音符号出力手段と、前記無音検出手段で有音状態が検
出されたときは前記通常符号出力手段からの符号化デー
タを選択し無音状態が検出されたときは前記無音符号出
力手段からの無音符号を選択する出力選択手段と、前記
無音検出手段で無音状態が検出されたときは前記無音符
号出力手段及び無音検出手段の動作に関わらない部分の
動作を停止させる制御手段とを有することを特徴とする
[Means for Solving the Problems] The audio codec according to the present invention includes an encoding means for encoding an audio input signal to obtain encoded data in which the amount of information thereof is compressed, and an encoding unit obtained by the encoding means. A normal code output means for storing and outputting data; and measuring the cumulative power of the audio input signal over a certain period of time and comparing the cumulative power with a predetermined threshold to determine whether there is no sound or a sound state. a silence detection means for detecting whether there is a sound; a silence code output means for outputting only silence codes; and when the silence detection means detects a voice state, encoded data from the normal code output means is selected to detect silence. Output selection means for selecting a silence code from the silence code output means when a state is detected; and output selection means for selecting a silence code from the silence code output means when a silence state is detected; It is characterized by comprising a control means for stopping the operation of the parts that are not present.

[作用コ 本発明によれば、通話時間中に含まれる無音期間、例え
ば、通話スイッチ投入後、発声するまでの時間、発声単
語間に挟まれた無音時間、1つの単語中に含まれる無音
時間、及び通話終了後から通話スイッチ解除までの無音
時間等を、無音検出手段で検出し、この無音検出手段で
無音状態が検出された場合には、無音符号出力手段から
無音符号を出力させると共に、無音検出手段及び無音符
号出力手段の動作に関わらない部分の動作を停止させる
ようにしているので、消費電力を大幅に低減させること
ができる。
[Effects] According to the present invention, the silent period included in the call time, for example, the time from when the call switch is turned on until the voice is uttered, the silent time between spoken words, the silent time included in one word. , and the silent time from the end of the call until the call switch is released by the silence detection means, and when the silence detection means detects a silence state, outputs a silence code from the silence code output means, Since the operations of parts not related to the operations of the silence detection means and the silence code output means are stopped, power consumption can be significantly reduced.

また、無音時に、前記無音符号出力手段及び前記無音検
出手段の動作クロックの周波数を低減させるようにする
と、更に平均消費電力の低減を図ることができる。
Moreover, by reducing the frequency of the operating clock of the silence code output means and the silence detection means during silence, it is possible to further reduce the average power consumption.

[実施例コ 以下、添付の図面を参照して本発明の実施例について説
明する。
[Embodiments] Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.

第1図は、本発明の第1の実施例に係る音声コーデック
の構成を示すブロック図である。なお、この実施例に係
る音声コーデックは、符号器及び無音検出部をプログラ
ムで実現したものである。
FIG. 1 is a block diagram showing the configuration of an audio codec according to a first embodiment of the present invention. Note that the audio codec according to this embodiment is one in which an encoder and a silence detection section are realized by a program.

第1図において、入力データは、入力データバス11及
び入力レジスタ3を介して内部に取り込まれている。入
力レジスタ3は、内部データバス12を介して演算部1
、制御レジスタ4及びFIFOメモリ5と相互に接続さ
れている。
In FIG. 1, input data is internally taken in via an input data bus 11 and an input register 3. In FIG. The input register 3 is connected to the arithmetic unit 1 via the internal data bus 12.
, control register 4 and FIFO memory 5.

演算部1は、所定のプログラムと共に符号器及び無音検
出手段として機能する。無音検出手段は、入力サンプル
数をカウントするカウンタ、パワー演算部、パワー累積
レジスタ及び累積パワー判定部からなり、これらがソフ
トウェアによって実現されるようになっている。また、
この演算部1は、クロック生成部2から供給される演算
部クロックによって動作する。
The calculation unit 1 functions as an encoder and silence detection means together with a predetermined program. The silence detection means includes a counter for counting the number of input samples, a power calculation section, a power accumulation register, and an accumulation power determination section, which are realized by software. Also,
The arithmetic unit 1 operates based on the arithmetic unit clock supplied from the clock generation unit 2.

クロック生成部2は、外部からの主クロックをもとにし
て演算部クロックを生成すると共に、外部リセット信号
をもとにしてハードウェアリセット信号を生成し、更に
制御レジスタ4で発生するクロック切替信号に対応した
演算部クロックの高速/低速切り替えを行う。
The clock generation unit 2 generates a calculation unit clock based on an external main clock, generates a hardware reset signal based on an external reset signal, and further generates a clock switching signal generated by a control register 4. Performs high-speed/low-speed switching of the arithmetic unit clock corresponding to the

制御レジスタ4は、演算部1を介してその内容の設定確
認を行うことが可能なレジスタで、その動作は選択信号
A1 リード信号及びライト信号に同期して行われ、ク
ロック生成部2に対する演算部クロック切替指定、FI
FOメモリ5に対するFIFOリセット信号の出力指定
及びセレクタ7に対する出力選択信号の指定を設定する
ことができる。
The control register 4 is a register whose contents can be checked via the arithmetic unit 1, and its operation is performed in synchronization with the selection signal A1, the read signal, and the write signal. Clock switching specification, FI
The output designation of the FIFO reset signal to the FO memory 5 and the designation of the output selection signal to the selector 7 can be set.

FIFO(先入れ先出し)メモリ5は、演算部1からの
複数個の符号データを保持し出力する通常符号出力手段
で、その書込は、演算部1がFIFOメモリ5の空き状
態をFIFOフル信号によって確認したのち、選択信号
C及びライト信号に同期して行い、また、その続出は、
FIFOメモリ5内のデータが満杯になった時点で、出
力レディ信号及びFIFOフル信号に従って行う。また
、このFIFOメモリ5は、クロック生成部2から出力
されるハードウェアリセット信号及び制御レジスタ4か
ら出力されるソフトウェアリセット信号の論理積を出力
するORゲート8からのFIFOリセット信号によって
リセットされるものとなっている。
The FIFO (first-in, first-out) memory 5 is a normal code output means that holds and outputs a plurality of code data from the calculation unit 1. Writing is performed when the calculation unit 1 confirms the empty state of the FIFO memory 5 using a FIFO full signal. After that, it is performed in synchronization with the selection signal C and the write signal, and the subsequent
When the data in the FIFO memory 5 becomes full, the processing is performed according to the output ready signal and the FIFO full signal. Further, this FIFO memory 5 is reset by a FIFO reset signal from an OR gate 8 that outputs the logical product of a hardware reset signal output from the clock generator 2 and a software reset signal output from the control register 4. It becomes.

このFIFOメモリ5の出力は内部データバス14を介
してセレクタ7の一方の入力端に入力されている。また
、この音声コーデックには、無音符号を出力する無音符
号出力手段として無音レジスタ6が備えられており、こ
の無音レジスタ6の出力が内部データバス13を介して
セレクタ7の他方の入力端に入力されている。
The output of this FIFO memory 5 is input to one input end of the selector 7 via an internal data bus 14. Further, this audio codec is equipped with a silence register 6 as a silence code output means for outputting a silence code, and the output of this silence register 6 is inputted to the other input end of the selector 7 via an internal data bus 13. has been done.

セレクタ7は、制御レジスタ4で指定される出力選択信
号によって、無音レジスタ6の出力及びFIFOメモリ
5の出力のいずれか一方を選択する。選択されたデータ
は、出力データリード信号に同期して、出力データ・バ
ス15に出力される。
The selector 7 selects either the output of the silence register 6 or the output of the FIFO memory 5 according to an output selection signal specified by the control register 4. The selected data is output to the output data bus 15 in synchronization with the output data read signal.

第2図は、このように構成された音声コーデックの動作
を示す流れ図、第3図は同音声コーデックの動作タイミ
ング図である。
FIG. 2 is a flowchart showing the operation of the audio codec configured as described above, and FIG. 3 is an operation timing diagram of the audio codec.

クロック生成部2への外部リセット信号が解除されると
、クロック生成部2は、演算クロックとして高速クロッ
クを発生する。
When the external reset signal to the clock generation section 2 is released, the clock generation section 2 generates a high-speed clock as an operation clock.

演算部1は、通常動作を開始し、先ず、制御レジスタ4
を介してFIFOリセット信号を出力し、セレクタ7を
通常符号出力手段であるFIFOメモリ側に設定する(
Sl)。
The arithmetic unit 1 starts normal operation, and first, the control register 4
outputs a FIFO reset signal through
SL).

次に、入力音声データのパワーを累積するサンプル数を
設定し、入力サンプル数を計数するカウンタを初期化し
たのち処理を開始する(S2)。
Next, the number of samples for accumulating the power of input audio data is set, a counter for counting the number of input samples is initialized, and then processing is started (S2).

データを入力レジスタ3から読み込む度に(S3 ) 
、カウンタをインクリメントしくS4)、例えば入力デ
ータの2乗値等を入力データのパワーとして累積する(
S6)。カウンタが設定値以下であれば(S8)、パワ
ー累積に引き続き、符号化処理を行い(Ss ) 、符
号化データをFIFOメモリ5に書込む(Sθ)。
Every time data is read from input register 3 (S3)
, increment the counter (S4), and accumulate the square value of the input data as the power of the input data (S4).
S6). If the counter is equal to or less than the set value (S8), subsequent to power accumulation, encoding processing is performed (Ss), and encoded data is written into the FIFO memory 5 (Sθ).

カウンタが設定値に達した時点で、累積パワーレベルを
判定しくS、。)、無音の場合には、制御レジスタ4を
介してセレクタ7を無音符号出力手段である無音レジス
タ6側に設定しく8.3)、FIFOメモリ5をリセッ
トしたのち(S、、)、クロック生成部2に対して、無
音時に動作すべき無音検出器等のプログラムで構成され
る部分が、音声人力レート内に処理を終えられる最低周
波数である低速クロックモードを指定しく8.5)、符
号化処理及びFIFOへの符号化データ出力は行わない
When the counter reaches the set value, determine the cumulative power level. ), in the case of silence, set the selector 7 to the silence register 6 side, which is a silence code output means, via the control register 4. 8.3) After resetting the FIFO memory 5 (S, , ), clock generation is performed. For part 2, the part consisting of a program such as a silence detector that should operate when there is no sound specifies a low-speed clock mode that is the lowest frequency that can complete processing within the human voice rate (8.5), and encodes it. No processing or output of encoded data to FIFO is performed.

以後、データを読み込む度に、カウンタをインクリメン
トしくS3.S4)、入力データのパワ、例えば入力デ
ータの2乗値を累積し、同様の動作を繰り返し、カウン
タが設定値に達した時点で、累積パワーレベルを判定し
くS□2)、有音の場合には、制御レジスタ4を介して
クロック生成部2に対し高速クロックモードを指定しく
 S +e)、セレクタを付置符号出力手段であるFI
FOメモIJ 5側に設定する。
From then on, every time data is read, the counter is incremented in S3. S4), Accumulate the power of the input data, for example, the square value of the input data, repeat the same operation, and when the counter reaches the set value, judge the cumulative power level.S□2), If there is a sound In order to specify the high-speed clock mode for the clock generation unit 2 via the control register 4 (S+e), the selector is set to the FI which is the postfix output means.
Set to FO Memo IJ 5 side.

このような処理を行うことにより、無音区間では、符号
化処理を停止し、無音検出処理を低速クロックモードに
よって行うことになるので、第3図に示すように、消費
電力を大幅に低減させることができる。
By performing such processing, the encoding process is stopped during the silent section, and the silence detection process is performed in low-speed clock mode, resulting in a significant reduction in power consumption, as shown in Figure 3. I can do it.

第4図は、本発明の符号化手段及び無音検出手段をハー
ドウェアで構成した第2の実施例を示すブロック図であ
る。なお、第4図において、第1図と同一部分には、同
一符号を付し、重複する部分の説明は省略する。
FIG. 4 is a block diagram showing a second embodiment in which the encoding means and silence detection means of the present invention are constructed by hardware. In FIG. 4, the same parts as those in FIG. 1 are given the same reference numerals, and the explanation of the overlapping parts will be omitted.

無音検出部32及び符号器33は、夫々制御部31が外
部からの主クロックをもとに生成する無音検出部クロッ
ク及び符号器クロックによって動作をする。
The silence detection section 32 and the encoder 33 operate according to a silence detection section clock and an encoder clock, respectively, which are generated by the control section 31 based on an external main clock.

また、制御部31は、クロック生成の他、出力データリ
ード信号をもとにしたリードクロツタ、入力クロック及
び出力クロックの生成、外部リセット信号をもとにした
無音検出部リセット信号、符号器リセット信号及びFI
FOリセット信号の生成、並びに無音検出信号に基づく
出力選択信号の出力、無音検出部クロックの高速/低速
切替、符号器リセット信号及びFIFOリセット信号の
生成を行う。
In addition to clock generation, the control unit 31 also generates a read clock based on an output data read signal, an input clock and an output clock, a silence detector reset signal based on an external reset signal, an encoder reset signal, and an encoder reset signal based on an external reset signal. FI
It generates an FO reset signal, outputs an output selection signal based on the silence detection signal, switches the silence detector clock between high and low speeds, and generates an encoder reset signal and a FIFO reset signal.

無音検出部32は、入力レジスタ3を経由して、入力ク
ロックに同期して入力されるデータの累積パワーレベル
を第1の実施例と同様の手順で判定し、無音の場合には
、無音検出信号を出力する。
The silence detection unit 32 determines the cumulative power level of data input in synchronization with the input clock via the input register 3 in the same manner as in the first embodiment, and in the case of silence, detects silence. Output a signal.

制御部31は、その無音検出信号により、セレクタ7を
無音符号出力手段である無音レジスタ6に設定し、FI
FOメモリ5をリセットする。その後、制御部31は、
符号器33を符号器リセット信号によって停止させ、無
音検出部32が音声入力レート内に処理を終えられる最
低周波数であるクロックに切替える。
Based on the silence detection signal, the control unit 31 sets the selector 7 to the silence register 6, which is a silence code output means, and
Reset FO memory 5. After that, the control unit 31
The encoder 33 is stopped by the encoder reset signal, and the silence detector 32 switches to the clock having the lowest frequency at which the processing can be completed within the audio input rate.

逆に、制御部31は、無音と検出されなかった場合には
、セレクタ7を通常符号出力手段であるFIFOメモリ
5に設定する。その後、制御部31は符号器33の動作
を再開し、低速化している無音検出部クロックを復帰さ
せる。
On the other hand, if silence is not detected, the control section 31 sets the selector 7 to the FIFO memory 5, which is a normal code output means. Thereafter, the control section 31 restarts the operation of the encoder 33 and restores the silence detection section clock, which has been slowed down.

FIFOメモリ5は、符号器33からの複数個の符号化
データを保持する先入れ先出しメモリで、その書き込み
は、制御部31の出力クロックに同期して行う。そして
、FIFOメモリ5内のデータが満杯になった時点で、
出力レディ信号が出力される。
The FIFO memory 5 is a first-in, first-out memory that holds a plurality of encoded data from the encoder 33, and its writing is performed in synchronization with the output clock of the control section 31. Then, when the data in the FIFO memory 5 becomes full,
Output ready signal is output.

セレクタ7は、制御部31から出力される出力選択信号
によって無音符号出力手段である無音レジスタθ及び通
常符号出力手段であるFIFOメモリ5のいずれか一方
の出力を選択する。
The selector 7 selects the output of either the silence register θ, which is a silence code output means, or the FIFO memory 5, which is a normal code output means, in response to an output selection signal output from the control section 31.

符号化データは、出力データリード信号に同期してセレ
クタ7を介して出力データバス15に出力される。
The encoded data is output to the output data bus 15 via the selector 7 in synchronization with the output data read signal.

この回路によれば、無音区間では、符号化処理を停止し
、無音検出部32と無音符号出力手段である無音レジス
タ6とを最低限のクロックで動作させて無音符号データ
を出力し、逆に有音時には、通常クロックで符号化処理
を行い、符号化データを出力することにより、平均消費
電力を低減した音声コーデックを実現することができる
According to this circuit, in a silent section, the encoding process is stopped, the silence detecting section 32 and the silence register 6, which is a silence code output means, are operated at the minimum clock to output silence code data, and vice versa. When there is a sound, an audio codec with reduced average power consumption can be realized by performing encoding processing using the normal clock and outputting encoded data.

なお、この方式では、検出した有音部の最初の電力累積
ブロック及び検出した無音部の最初の電力累積ブロック
の符号化データは欠落するが、般に電力累積ブロックの
時間は10乃至20m5程度であり、受信局には実用上
の不都合は殆どない。
Note that in this method, the encoded data of the first power accumulation block of the detected sound part and the first power accumulation block of the detected silent part are lost, but generally the time of the power accumulation block is about 10 to 20 m5. There is almost no practical problem for the receiving station.

[発明の効果コ 以上述べたように、本発明によれば、通話時間中に含ま
れる無音期間を無音検出手段で検出し、この無音検出手
段で無音状態が検出された場合には、無音符号出力手段
から無音符号を出力させると共に、無音検出手段及び無
音符号出力手段の動作に関わらない部分の動作を停止さ
せるようにしているので、その平均消費電力を大幅に低
減させることができるという効果を奏する。
[Effects of the Invention] As described above, according to the present invention, the silence period included in the call time is detected by the silence detection means, and when the silence detection means detects a silence state, a silence code is detected. Since the silence code is outputted from the output means and the operation of parts not related to the operation of the silence detection means and the silence code output means is stopped, the average power consumption can be significantly reduced. play.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明の第1の実施例に係る音声コーデックの
ブロック図、第2図は同音声コーデックの動作を示す流
れ図、第3図は同音声コーデックの動作を示すタイミン
グ図、第4図は本発明の第2の実施例に係る音声コーデ
ックのブロック図である。 1;演算部、2;クロック生成部、3;入力レジスタ、
4;制御レジスタ、5;FIFOメモリ、6;無音レジ
スタ、7;セレクタ、8;ORゲート、11;入力デー
タパス、12乃至14:内部データバス、15;出力デ
ータバス、31;制御部、32;無音検出部、33;符
号器
FIG. 1 is a block diagram of the audio codec according to the first embodiment of the present invention, FIG. 2 is a flowchart showing the operation of the audio codec, FIG. 3 is a timing diagram showing the operation of the audio codec, and FIG. 4 FIG. 2 is a block diagram of an audio codec according to a second embodiment of the present invention. 1; Arithmetic unit, 2; Clock generation unit, 3; Input register,
4; Control register, 5; FIFO memory, 6; Silence register, 7; Selector, 8; OR gate, 11; Input data path, 12 to 14: Internal data bus, 15; Output data bus, 31; Control unit, 32 ; Silence detection unit, 33; Encoder

Claims (2)

【特許請求の範囲】[Claims] (1)音声入力信号を符号化してその情報量を圧縮した
符号化データを得る符号化手段と、この符号化手段で得
られた符号化データを格納し出力する通常符号出力手段
と、前記音声入力信号の一定時間の累積電力を計測しこ
の累積電力と予め定められたしきい値とを比較して無音
状態であるか有音状態であるかを検出する無音検出手段
と、無音符号のみを出力する無音符号出力手段と、前記
無音検出手段で有音状態が検出されたときは前記通常符
号出力手段からの符号化データを選択し無音状態が検出
されたときは前記無音符号出力手段からの無音符号を選
択する出力選択手段と、前記無音検出手段で無音状態が
検出されたときは前記無音符号出力手段及び無音検出手
段の動作に関わらない部分の動作を停止させる制御手段
とを有することを特徴とする音声コーデック。
(1) An encoding means for encoding an audio input signal to obtain encoded data whose information amount is compressed; a normal code output means for storing and outputting the encoded data obtained by the encoding means; Silence detection means measures cumulative power of an input signal over a certain period of time and compares this cumulative power with a predetermined threshold value to detect whether it is a silent state or a sound state; A silence code output means to output, and when a voice state is detected by the silence detection means, encoded data from the normal code output means are selected, and when a silence state is detected, encoded data from the silence code output means is selected. The apparatus further comprises an output selection means for selecting a silence code, and a control means for stopping the operation of a portion unrelated to the operation of the silence code output means and the silence detection means when a silence state is detected by the silence detection means. Featured audio codec.
(2)前記制御手段は、前記無音検出手段で無音状態が
検出されたときに前記無音時に動作する部分の動作クロ
ックの周波数を低減させるものであることを特徴とする
請求項1に記載の音声コーデック。
(2) The audio system according to claim 1, wherein the control means reduces the frequency of the operating clock of the portion that operates during the silent period when the silent state is detected by the silent detection means. codec.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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JP2007036890A (en) * 2005-07-28 2007-02-08 Nec Corp Device, method and program for inputting voice, and wireless communication equipment

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