JPH0484512A - Clamping circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、クランプ回路に関し、特にＡ／Ｄコンバータ
の入力に使われるクランプ回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a clamp circuit, and particularly to a clamp circuit used as an input to an A/D converter.
従来Ａ／Ｄコンバータのアナログ入力信号にある一定電
圧のオフセットをもたせ、入力させるようなりランプ回
路は第３図の様な構成になっていた。すなわち第３図の
クランプ時において、スイッチ３４をオンさせ■。Ｃ，
ＧＮＤ間の抵抗分割して作る基準電圧をコンデンサ−３
６にチャージさせる。アナログ信号を入力させる時は、
スイッチ３４をオフさせコンデンサ−３６の端子３５に
接続されていない方よりアナログ信号を入力するとＡ／
Ｄコンバータには基準電圧のオフセットをもつアナログ
信号が入力される。Conventionally, a lamp circuit has a configuration as shown in FIG. 3, in which an analog input signal of an A/D converter is inputted with a certain voltage offset. That is, at the time of clamping shown in FIG. 3, the switch 34 is turned on. C,
The reference voltage created by dividing the resistor between GND is connected to capacitor 3.
Charge it to 6. When inputting an analog signal,
When the switch 34 is turned off and an analog signal is input from the side not connected to the terminal 35 of the capacitor 36, A/
An analog signal having a reference voltage offset is input to the D converter.
図中番号１〜６は抵抗、１２．１３はトランジスタ、２
２は定電流源、３４はスイッチ、３５゜３７は端子、３
６はコンデンサー、３８はアンプである。In the figure, numbers 1 to 6 are resistors, 12.13 are transistors, and 2
2 is a constant current source, 34 is a switch, 35°37 is a terminal, 3
6 is a capacitor, and 38 is an amplifier.
前述した従来のクランプ回路において、コンデンサ−３
６に基準電圧をチャージさせる為にスイッチ３４を設け
る必要があった。また、このスイッチを任意の時間に外
部よりオン、オフさせる為にはスイッチを制御させる信
号を入力させる端子が必要であった。In the conventional clamp circuit described above, capacitor 3
It was necessary to provide a switch 34 in order to charge the reference voltage to 6. In addition, in order to turn this switch on and off from the outside at any time, a terminal was required to input a signal to control the switch.
本発明は従来のクランプ回路に必要であったスイッチ及
びスイッチ制御用信号及びそれらを入力する為の端子な
しで従来と同等の機能をもつクランプ回路を提供するも
のであり、その特徴は、ベースに共通のバイアス電位が
印加され、コレクタが共にｖｏ。につながれている第１
及び第２のトランジスタを有し、該第１のトランジスタ
のエミッタは、第３のトランジスタのベース及び外部に
コンデンサーが接続された外部端子に接続され、該第２
のトランジスタのエミッタは第４のトランジスタのベー
スに接続され、前記第３のトランジスタのコレクタは、
第５のトランジスタのベースと一端がＶ。０に接続さて
いる抵抗に接続され、第３のトランジスタのエミッタは
、第６のトランジスタのコレクタに接続され、前記第４
のトランジスタのコレクタはＶ。０に接続され、エミッ
タは第７のトランジスタのコレクタと、一端が第３のト
ランジスタのエミッタに接続されている抵抗に接続され
、前記第５のトランジスタのコレクタはＶ。０にｍＲさ
れ、エミッタはＡ／Ｄコンバークの入力と、第８のトラ
ンジスタのコレクタに接続され、前記Ｍ６． 第７．
第８のトランジスタのエミッタはそれぞれＧＮＤ間に抵
抗が接続されさらに共通に接続されたベースには、Ａ／
Ｄの入力をクランプさせたい電圧とＶ。。間との電位差
と同電位をＧＮＤに対してもつ電圧を該共通ベースに入
力することにある。The present invention provides a clamp circuit that has the same functions as the conventional clamp circuit without the switches, switch control signals, and terminals for inputting them, which were necessary for the conventional clamp circuit. A common bias potential is applied and the collectors are both vo. the first connected to
and a second transistor, the emitter of the first transistor is connected to the base of the third transistor and an external terminal to which a capacitor is externally connected, and the second
The emitter of the transistor is connected to the base of a fourth transistor, and the collector of the third transistor is connected to the base of a fourth transistor.
The base and one end of the fifth transistor are at V. 0, the emitter of the third transistor is connected to the collector of the sixth transistor, and the emitter of the third transistor is connected to the collector of the fourth transistor.
The collector of the transistor is V. 0, the emitter of which is connected to the collector of a seventh transistor, and a resistor whose one end is connected to the emitter of a third transistor, the collector of said fifth transistor being connected to V. 0, the emitter is connected to the input of the A/D converter and the collector of the eighth transistor, and the M6. 7th.
A resistor is connected between the emitter of the eighth transistor and GND, and the commonly connected base is connected to the A/
The voltage and V at which you want to clamp the input of D. . The purpose is to input a voltage having the same potential with respect to GND as the potential difference between the common base and the common base.
第１図は本発明の実施例である。第１図において、番号
１〜１１は抵抗、番号１２〜２１はＮＰＮトランジスタ
、番号２２は定電流源、番号２３は端子、番号２４はト
ランジスタ、番号２５は電源である。FIG. 1 shows an embodiment of the invention. In FIG. 1, numbers 1 to 11 are resistors, numbers 12 to 21 are NPN transistors, number 22 is a constant current source, number 23 is a terminal, number 24 is a transistor, and number 25 is a power source.
本発明は、ベースが共に共通の電源にコレクタが共にＶ
。０につながれている第１及び第２のトランジスタを有
し、該第１のトランジスタのエミッタは第３のトランジ
スタのベース及び外部にコンデンサーが接続された外部
端子に接続され該第２のトランジスタは第４のトランジ
スタのベースに接続すれ前記第３のトランジスタのコレ
クタは第５のトランジスタのベースと一端が■。０に接
続されている抵抗に接続され、第３のトランジスタのエ
ミッタは第６のトランジスタのコレクタに接続され、前
記第４のトランジスタのコレクタは■。。In the present invention, the bases are connected to a common power supply, and the collectors are connected to a common power supply.
. 0, the emitter of the first transistor is connected to the base of the third transistor and an external terminal to which a capacitor is externally connected, and the second transistor is connected to the The collector of the third transistor is connected to the base of the fourth transistor, and one end thereof is connected to the base of the fifth transistor. 0, the emitter of the third transistor is connected to the collector of the sixth transistor, and the collector of the fourth transistor is connected to ■. .
に接続され、エミッタは第７のトランジスタのコレクタ
と一端が第３のトランジスタのエミッタに接続されてい
る抵抗に接続され、前記第５のトランジスタのコレクタ
はＶ。０に接続されエミッタはＡ／Ｄコンバータの入力
と第８のトランジスタのコレクタに接続され、前記第６
．第７．第８のトランジスタのエミッタはそれぞれＧＮ
Ｄ間に抵抗力接続され、共通に接続されたベースにはＧ
ＮＤ、ｖｏｏ間を抵抗分割させて作ったＡ／Ｄの入力を
クランプさせたい基準電圧と■。０間との電位差と同電
位差をＧＮＤに対してもつ電圧を該共通ベースに入力す
ることを特徴としている。, the emitter of which is connected to the collector of the seventh transistor, and a resistor whose one end is connected to the emitter of the third transistor, and the collector of the fifth transistor is connected to V. 0, the emitter is connected to the input of the A/D converter and the collector of the eighth transistor, and the emitter is connected to the input of the A/D converter and the collector of the eighth transistor.
．． 7th. The emitters of the eighth transistors are each GN
A resistive connection is made between D, and a G is connected to the commonly connected base.
The reference voltage that you want to clamp the A/D input created by dividing the resistance between ND and voo. It is characterized in that a voltage having the same potential difference with respect to GND as the potential difference between 0 and 0 is input to the common base.
以下に本発明の一実施例による動作を説明する。The operation according to an embodiment of the present invention will be explained below.
本発明の説明にあたり、Ａ／Ｄコンバータの基準電圧を
■。ｏ、ＧＮＤ間を抵抗１〜４で分割した電圧■１とし
、Ａ／Ｄコンバータの入力を前記電圧ｖ１でクランプさ
せたい場合について説明する。In explaining the present invention, the reference voltage of the A/D converter is described as ■. A case will be explained in which the voltage v1 is divided by resistors 1 to 4 between V and GND, and the input of the A/D converter is to be clamped at the voltage v1.
アナログ入力信号がコンデンサ−２４に入力されていな
い時は該コンデンサー２４にはバイアス電源２５の電圧
よりトランジスタ２１のＶＢ２分低い電圧がチャージさ
れる。この時、抵抗１，４を同−抵抗値Ｒ１に、抵抗７
，８，９，１０．１１を同一抵抗値Ｒ２とすると、トラ
ンジスタ１６と２１、トランジスタ１７と１９のベース
はそれぞれ同電位の為トランジスタ１７と１９には共に
定電流源１８．．２０で決まる電流が流れ、抵抗１１に
は電流が流れない。When no analog input signal is input to the capacitor 24, a voltage lower than the voltage of the bias power supply 25 by VB2 of the transistor 21 is charged to the capacitor 24. At this time, resistors 1 and 4 have the same resistance value R1, and resistor 7
, 8, 9, 10.11 have the same resistance value R2, the bases of transistors 16 and 21 and transistors 17 and 19 are at the same potential, so transistors 17 and 19 are both connected to a constant current source 18. ．． A current determined by 20 flows through the resistor 11, and no current flows through the resistor 11.
従って、Ａ／Ｄコンバーターの入力であるトランジスタ
１３のベースにかかる電圧ｖ２は次式で表わされる。Therefore, the voltage v2 applied to the base of the transistor 13, which is the input of the A/D converter, is expressed by the following equation.
・・・・・（１）
Ｖａｇ２ｏ ： ）ランジスタ２０のＶＢＥＶＢｐ、１
４ ： ） ５７シスタ１４ ノＶＢ！（１）式でトラ
ンジスタ２０とトランジスタ１４は、同電流が流れてい
る為、ｖ８８２゜＝Ｖ〜、４を（１）式に代入するとＶ
、＝Ｖ、となりすなわち外部よりアナログ信号が入力さ
れない場合、Ａ／Ｄコンノく一タの入力には基準電圧■
、と同電位が印加されている。...(1) Vag2o: ) VBEVBp of transistor 20, 1
4: ) 57 Sister 14 no VB! In equation (1), the same current flows through transistors 20 and 14, so v882°=V~, and by substituting 4 into equation (1), V
, = V, that is, when no analog signal is input from the outside, the reference voltage ■ is applied to the input of the A/D controller.
The same potential as , is applied.
次にコンデンサー２４の一端よりアナログ信号の無人力
時より１００ｍｖ高い電圧が印加された場合トランジス
タ１９のベースには、コンデンサー２４にチャージされ
た電圧より１００ｍｖ高い電圧すなわちトランジスタ１
７のベースより１０ Ｏｍｖ高い電圧が印加され、抵抗
１１の両端には１００ｍｖの電位差を生じる。この時抵
抗１１には１００ ｍ ｖ ／ Ｒ２の電流が流れ、抵
抗１０には、トランジスタ２０の定電流＋１００ｍｖ／
Ｒ２の電流が流れることによりＡ／Ｄコンバータの入力
であるトランジスタ１３のベース電位ｖ２は次式で表わ
される。Next, when a voltage 100 mv higher than that of the unattended state of the analog signal is applied from one end of the capacitor 24, the base of the transistor 19 receives a voltage 100 mv higher than the voltage charged in the capacitor 24, that is, the transistor 1
A voltage 10 Omv higher than the base of resistor 11 is applied, creating a potential difference of 100 mv across the resistor 11. At this time, a current of 100 mv/R2 flows through the resistor 11, and a constant current of the transistor 20 +100 mv/R2 flows through the resistor 10.
As the current flows through R2, the base potential v2 of the transistor 13, which is the input to the A/D converter, is expressed by the following equation.
（２）式よりＶ２＝Ｖ、 −１００ｍ ｖとなりアナロ
グ入力電圧の変化電圧であるＩ ＯＯｍｖが基準電圧に
対して変化した電圧がＡ／Ｄコンバータに入力すること
が出来る。From equation (2), V2=V, -100 mv, and the voltage in which IOOmv, which is the voltage change of the analog input voltage, changes with respect to the reference voltage can be input to the A/D converter.
また、コンデンサ−２４の一端よりアナログ信号の無人
力時より低い電圧が印加された場合トランジスタ１９の
ベースにはバイアス電源２５の電圧よりトランジスタ２
１のｖｅｇ分低い電圧がそのまま印加される為Ａ／Ｄコ
ンバータの入力には、基準電圧■、と同電位がかかるの
で基準電圧■１にクランプされたことになる。In addition, when a voltage lower than that in the unattended state of the analog signal is applied from one end of the capacitor 24, the voltage of the bias power supply 25 is lower than the voltage of the bias power supply 25 at the base of the transistor 19.
Since a voltage lower by veg of 1 is applied as is, the same potential as the reference voltage (2) is applied to the input of the A/D converter, so it is clamped to the reference voltage (2).
以上より本実施例によりアナログ入力信号にある一定電
圧のオフセットをもたせるクランプ回路を実現すること
が出来る。As described above, according to this embodiment, it is possible to realize a clamp circuit that provides an offset of a certain constant voltage to an analog input signal.
第２図は本発明の第二の実施例である。第２図において
、番号２６はアンプ、番号２７，２８゜２９．３０はト
ランジスタ、番号３１，３２゜３３は抵抗である。FIG. 2 shows a second embodiment of the invention. In FIG. 2, numeral 26 is an amplifier, numerals 27, 28, 29, and 30 are transistors, and numerals 31, 32, and 33 are resistors.
第２図では第１図の構成に加え、ベースに電源２５の電
圧が入力されているトランジスタ２９設けそのエミッタ
に定電流源を構成するトランジスタ３０のコレクタを接
続し、トランジスタ２９のコレクタには一端がＶ。０に
接続され、抵抗１０と同じ抵抗値を持つ抵抗３１と、′
コレクタがＶ。０に接続されているトランジスタ２７の
ベースに接続し、トランジスタ２７のエミッタには定電
流源を構成するトランジスタ２８のコレクタとアンプ２
６の正転入力に接続され、アンプ２６の反転入力には、
基準電圧が接続され、そのアンプの出力を定電流源を構
成するトランジスタ２８，３０゜１５．１８．２０のベ
ースに接続し、トランジスタ２８．３０のエミッタには
、抵抗７と同一抵抗値の抵抗３２．３３をＧＮＤとの間
に接続する構成となっている。In FIG. 2, in addition to the configuration shown in FIG. 1, a transistor 29 is provided whose base receives the voltage of a power supply 25, and its emitter is connected to the collector of a transistor 30 constituting a constant current source. is V. a resistor 31 connected to 0 and having the same resistance value as the resistor 10;
The collector is V. The emitter of the transistor 27 is connected to the base of the transistor 27 which is connected to the amplifier 2 and the collector of the transistor 28 that constitutes a constant current source.
6 is connected to the normal input of the amplifier 26, and the inverting input of the amplifier 26 is connected to the
A reference voltage is connected, and the output of the amplifier is connected to the bases of transistors 28, 30, 15, 18, 20 that constitute a constant current source, and a resistor with the same resistance value as resistor 7 is connected to the emitter of transistor 28, 30. 32 and 33 are connected to GND.
この実施例でクランプ動作、及びアナログ信号入力時の
動作は第一の実施例と同じであるが、定電流源を構成す
るトランジスタ２８，３０，１５゜１８．２０のベース
電位を、基準電圧を作る基準抵抗の分割電圧からではな
く、−個入力を基準電圧に子側入力を常に基準電圧と同
電位を出力するトランジスタ２７のエミッタに接続され
ているアンプ２６の出力に接続することにより、トラン
ジスタ２７のエミッタ電位が基準電圧より高くなった場
合アンプ２６の出力は同じ割合だけ高くなりトランジス
タ２７のエミッタ電位を基準電圧と同じ電圧に保つ働き
をする。すなわち周囲温度及び■ｏｏの電圧変動による
Ａ／Ｄコンバータの基準電圧ｖ１の変動に追従して常に
基準電圧ｖ１と同電圧にＡ／Ｄコンバータの入力をクラ
ンプすることが出来、クランプオフセットを低減するこ
とが出来る。In this embodiment, the clamp operation and the operation when inputting an analog signal are the same as in the first embodiment, but the base potential of the transistors 28, 30, 15°18.20 constituting the constant current source is set to the reference voltage. Rather than using the divided voltage of the reference resistor to create, the transistor is When the emitter potential of the transistor 27 becomes higher than the reference voltage, the output of the amplifier 26 increases by the same proportion and functions to keep the emitter potential of the transistor 27 at the same voltage as the reference voltage. In other words, it is possible to always clamp the input of the A/D converter to the same voltage as the reference voltage v1 by following the fluctuation of the reference voltage v1 of the A/D converter due to the fluctuation of the ambient temperature and the voltage of ■oo, thereby reducing the clamp offset. I can do it.
以上説明したように本発明は、アナログ入力信号が一定
レベル以下にさがると自動的に一定電圧になるまでコン
デンサーに電荷をチャージさせＡ／Ｄコンバーターの入
力に基準電圧を出力させる構成にしたことで従来のクラ
ンプ回路に必要であったコンテンサーチャージ用のスイ
ッチ回路及びそのスイッチをコントロールさせる制御信
号が必要であり、従来と同機能をもつクランプ回路を提
供することができ素子低減を計ることができる又、周囲
温度や電源電圧の変動によるＡ／Ｄコンバータの基準電
圧とに追従したクランプ電圧を得るクランプ回路を提供
することが出来る。As explained above, the present invention is configured so that when the analog input signal drops below a certain level, the capacitor is automatically charged until the voltage reaches a certain level, and the reference voltage is output to the input of the A/D converter. Conventional clamp circuits require a switch circuit for capacitor charging and a control signal to control the switch, and it is possible to provide a clamp circuit with the same functions as conventional clamp circuits, and to reduce the number of elements. Therefore, it is possible to provide a clamp circuit that obtains a clamp voltage that follows the reference voltage of the A/D converter due to fluctuations in ambient temperature and power supply voltage.
第１図及び第２図は夫々本発明の実施例を示すブロック
図、第３図は従来例のブロック図である。
１〜１１．３１〜３３・・・・・・抵抗、１２〜２１゜
２７〜３０・・・・・・トランジスタ、２２・・・・・
定電流源、２３．３５．３７・・・・・・端子、２４，
３６・・・・・・コンテンサー、２５・・・・・・電源
、２６．３８・川・・アンプ、３４・・・・・・スイッ
チ。
代理人 弁理士 内 原 晋FIGS. 1 and 2 are block diagrams showing embodiments of the present invention, and FIG. 3 is a block diagram of a conventional example. 1-11. 31-33... Resistor, 12-21° 27-30... Transistor, 22...
Constant current source, 23.35.37... terminal, 24,
36...condenser, 25...power supply, 26.38...amplifier, 34...switch. Agent Patent Attorney Susumu Uchihara
Claims (1)
接続された第１及び第２のトランジスタと該第１のトラ
ンジスタのエミッタは、第３のトランジスタのベース及
び外部入力端子に接続され第２のトランジスタのエミッ
タは第４のトランジスタのベースに接続され前記第３の
トランジスタのコレクタは第５のトランジスタのベース
と一端が電源に接続されている抵抗に接続され、第３の
トランジスタのエミッタは第６のトランジスタのコレク
タに接続され、前記第４のトランジスタのコレクタは電
源に接続されエミッタは第７のトランジスタのコレクタ
と一端が第３のトランジスタのエミッタに接続されてい
る抵抗に接続され、前記第５のトランジスタのコレクタ
は電源に接続されエミッタは出力端子と第８のトランジ
スタのコレクタに接続され前記第６、第７、第８のトラ
ンジスタのエミッタは、それぞれ抵抗を介してグランド
に接続され、さらに、ベースは共通に接続しこれをもっ
てバイアス端子としたことを特徴とするクランプ回路。First and second transistors whose bases are connected to a common bias potential and whose collectors are connected to a power supply; and the emitter of the first transistor is connected to the base of a third transistor and an external input terminal, and whose collectors are connected to a power supply. The emitter of the third transistor is connected to the base of the fourth transistor, the collector of the third transistor is connected to the base of the fifth transistor and a resistor whose one end is connected to the power supply, and the emitter of the third transistor is connected to the base of the sixth transistor. the collector of the fourth transistor is connected to the power supply, the emitter of the fourth transistor is connected to the collector of the seventh transistor, and the resistor whose one end is connected to the emitter of the third transistor; The collector of the transistor is connected to the power supply, the emitter is connected to the output terminal and the collector of the eighth transistor, and the emitters of the sixth, seventh, and eighth transistors are respectively connected to the ground via a resistor, and A clamp circuit characterized in that these are commonly connected and used as bias terminals.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2199635A JP2830412B2 (en) | 1990-07-27 | 1990-07-27 | Clamp circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2199635A JP2830412B2 (en) | 1990-07-27 | 1990-07-27 | Clamp circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0484512A true JPH0484512A (en) | 1992-03-17 |
| JP2830412B2 JP2830412B2 (en) | 1998-12-02 |
Family
ID=16411129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2199635A Expired - Fee Related JP2830412B2 (en) | 1990-07-27 | 1990-07-27 | Clamp circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2830412B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0738436A (en) * | 1993-06-22 | 1995-02-07 | Internatl Business Mach Corp <Ibm> | Analogue signal receiving circuit |
-
1990
- 1990-07-27 JP JP2199635A patent/JP2830412B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0738436A (en) * | 1993-06-22 | 1995-02-07 | Internatl Business Mach Corp <Ibm> | Analogue signal receiving circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2830412B2 (en) | 1998-12-02 |
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