JPH0479632A - Bit phase synchronizing circuit - Google Patents
Bit phase synchronizing circuitInfo
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- 230000000694 effects Effects 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
Abstract
Description
【発明の詳細な説明】
［産業上の利用分野〕
本発明はビット位相同期回路に関し、特にビット位相が
任意なディジタルデータを扱うディジクル伝送装置、デ
ィジタル処理装置等において入力されたディジタルデー
タを装置クロックに位相同期化して出力するビット位相
同期回路に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a bit phase synchronization circuit, and particularly to a digital transmission device, digital processing device, etc. that handles digital data with an arbitrary bit phase. This invention relates to a bit phase synchronization circuit that synchronizes the phase and outputs the output.
従来、この種のピント位相同期回路は、ディジタルデー
タの伝送周波数よりも高い周波数のクロックを用いて１
ビット分の期間をさらに細分化してディジタルデータの
変化点が細分化されたどの区間にあるのかを判定し、デ
ィジタルデータの変化点のないラッチのための最適位相
を決定する方式となっていた。Conventionally, this type of focus phase synchronization circuit uses a clock with a higher frequency than the digital data transmission frequency.
The conventional method is to further subdivide the period corresponding to bits and determine in which subdivided section the change point of the digital data is located, thereby determining the optimal phase for latching without the change point of the digital data.
上述した従来のビット位相同期回路は、クロック伝送ス
ピードがデータ伝送スピードの数倍のスピードになるの
で、データ伝送路の必要伝送帯域とクロック伝送路の必
要伝送帯域とに大きな隔たりが生し、クロック伝送路を
形成するのに必要な印刷配線回路、コネクタおよび同軸
ケーブルには高精度に特性インピーダンスをマツチング
した特殊な部品が必要となる欠点がある。In the conventional bit phase synchronized circuit described above, the clock transmission speed is several times the data transmission speed, so there is a large gap between the required transmission band of the data transmission path and the required transmission band of the clock transmission path, and the clock transmission speed is several times faster than the data transmission speed. The printed wiring circuits, connectors, and coaxial cables necessary to form the transmission path have the drawback of requiring special components with highly accurate characteristic impedance matching.
本発明の目的は、上述の点に鑑み、ディジタルデータを
多相化してサンプリングし、変化点を検出して検出した
変化点のカウント数が最小値を与える出力位相を選択し
、変化点のない出力位相のディジタルデータをラッチす
ることにより、装置クロックと同し周波数のクロックを
用いてビット位相同期がとれるようにしたビット位相同
期回路を提供することにある。In view of the above-mentioned points, an object of the present invention is to convert digital data into multiple phases, sample it, detect change points, select the output phase that gives the minimum count of the detected change points, and select the output phase that has no change points. It is an object of the present invention to provide a bit phase synchronization circuit which can achieve bit phase synchronization using a clock having the same frequency as a device clock by latching output phase digital data.
本発明のビット位相同期回路は、入力されたディジタル
データをｎ （ｎは２以上の自然数）相化するｎ個の直
列接続された遅延ブロックと、前記ディジタルデータお
よび前記遅延ブロックの出力をそれぞれサンプリングす
る（ｎ ＋ １ ）個のフリップフロップと、これらフ
リップフロップのうちの隣り合うフリップフロップ間の
出力の変化点を検出するｎ個の変化点検出回路と、これ
ら変化点検出回路の出力でそれぞれカウントアツプする
ｎ個のカウンタと、これらカウンタのうちの最小値を与
えるカウンタを検出して出力位相を決定する出力位相決
定回路と、この出力位相決定回路による決定に基づいて
前記フリップフロップの出力のうちの変化点のない出力
を選択する（ｎ−１）セレクタと、この（ｎ−１）セレ
クタの出力をラッチするフリップフロップとを有する。The bit phase synchronization circuit of the present invention includes n series-connected delay blocks that convert input digital data into n (n is a natural number of 2 or more) phases, and samples the digital data and the output of the delay block, respectively. (n + 1) flip-flops, n change point detection circuits that detect the change points of the output between adjacent flip-flops among these flip-flops, and the outputs of these change point detection circuits are counted. n counters that increase, an output phase determining circuit that determines the output phase by detecting the counter that gives the minimum value among these counters, and a It has an (n-1) selector that selects an output without a change point, and a flip-flop that latches the output of the (n-1) selector.
本発明のピント位相同期回路では、ｎ個の直列接続され
た遅延ブロックが入力されたディジタルデータをｎ相化
し、（ｎ＋１）個のフリップフロップがディジタルデー
タおよび遅延ブロックの出力をそれぞれサンプリングし
、ｎ個の変化点検出回路がフリップフロップのうちの隣
り合うフリップフロップ間の出力の変化点を検出し、ｎ
個のカウンタが変化点検出回路の出力でそれぞれカウン
トアンプし、出力位相決定回路がカウンタのうちの最小
値を与えるカウンタを検出して出力位相を決定し、（ｎ
−１）セレクタが出力位相決定回路による決定に基づい
てフリップフロップの出力のうちの変化点のない出力を
選択し、フリッププロップが（ｎ−１）セレクタの出力
をラッチする。In the pinto phase locked circuit of the present invention, n series-connected delay blocks convert input digital data into n phases, (n+1) flip-flops sample the digital data and the output of the delay blocks, respectively, and The n changing point detection circuits detect the changing points of the output between adjacent flip-flops among the n flip-flops, and n
The counters count and amplify the output of the change point detection circuit, and the output phase determination circuit detects the counter that gives the minimum value among the counters and determines the output phase.
-1) The selector selects the output without a change point among the outputs of the flip-flop based on the determination by the output phase determining circuit, and the flip-flop latches the output of the (n-1) selector.
次に、本発明について図面を参照して詳細に説明する。 Next, the present invention will be explained in detail with reference to the drawings.
第１図は、本発明の一実施例に係るビット位相同期回路
の構成を示す回路ブロック図である。本実施例のビット
位相同期回路は、データ入力端子１と、第１段〜第４段
の遅延ブロック２，３．４および５と、第１〜第５の遅
延型フリップフロップ（以下、Ｄ−Ｆ／Ｆと略記する）
６． ７． ８゜９および１０と、第１〜第４の変化
点検出回路１１．１２．１３および１４と、第１〜第４
のカウンタ１５，１６．１７および１日と、出力位相決
定回路１９と、（４−１）セレクタ２０と、Ｄ−Ｆ／Ｆ
２１と、データ出力端子２２とから構成されている。FIG. 1 is a circuit block diagram showing the configuration of a bit phase synchronization circuit according to an embodiment of the present invention. The bit phase synchronized circuit of this embodiment includes a data input terminal 1, first to fourth stage delay blocks 2, 3.4, and 5, and first to fifth delay type flip-flops (hereinafter referred to as D- (abbreviated as F/F)
6. 7. 8°9 and 10, the first to fourth change point detection circuits 11, 12, 13 and 14, and the first to fourth change point detection circuits 11, 12, 13 and 14,
counters 15, 16, 17 and 1 day, output phase determining circuit 19, (4-1) selector 20, D-F/F
21 and a data output terminal 22.
データ入力端子１は、第１段の遅延ブロック２の入力端
子および第１のＤ−Ｆ／Ｆ６のデータ入力端子りにそれ
ぞれ接続され、第１段の遅延ブロック２の出力端子は、
第２段の遅延ブロック３の入力端子および第２のＤ −
Ｆ／Ｆ ７のデータ入力端子りにそれぞれ接続されてい
る。第２段の遅延ブロック３の出力端子は、第３段の遅
延ブロック４の入力端子および第３のＤ−ＬＦ／Ｆ８の
データ入力端子りにそれぞれ接続され、第３段の遅延ブ
ロック４の出力端子は、第４段の遅延ブロック５の入力
端子および第４のＤ−Ｆ／Ｆ９のデータ入力端子りにそ
れぞれ接続されている。第４段の遅延ブロック５の出力
端子は、第５のＤ−Ｆ／Ｆ １０のデータ入力端子りに
接続されている。The data input terminal 1 is connected to the input terminal of the first stage delay block 2 and the data input terminal of the first DF/F 6, and the output terminal of the first stage delay block 2 is
The input terminal of the second stage delay block 3 and the second D −
Each is connected to the data input terminal of F/F 7. The output terminal of the second stage delay block 3 is connected to the input terminal of the third stage delay block 4 and the data input terminal of the third D-LF/F8. The terminals are connected to the input terminal of the fourth stage delay block 5 and the data input terminal of the fourth DF/F 9, respectively. The output terminal of the fourth stage delay block 5 is connected to the data input terminal of the fifth DF/F 10.
第１のＤ−Ｆ／Ｆ６のデータ出力端子Ｑは、第１の変化
点検出回路１１の第１入力端子にそれぞれ接続され、第
２のＤ−Ｆ／Ｆ７のデータ出力端子Ｑは、（４−１）セ
レクタ２０の第１入力端子。The data output terminals Q of the first DF/F6 are respectively connected to the first input terminals of the first change point detection circuit 11, and the data output terminals Q of the second DF/F7 are connected to the (4 -1) The first input terminal of the selector 20.
第１の変化点検出回路１１の第２入力端子および第２の
変化点検出回路１２の第１入力端子にそれぞれ接続され
ている。第３のＩ）−Ｆ／Ｆ８のデータ出力端子Ｑは、
（４−１）セレクタ２０の第２入力端子、第２の変化点
検出回路１２の第２入力端子および第３の変化点検出回
路１３の第１入力端子にそれぞれ接続され、第４のＤ−
Ｆ／Ｆ９のデータ出力端子Ｑは、（４−１）セレクタ２
０の第３入力端子、第３の変化点検出回路１３の第２入
力端子および第４の変化点検出回路１４の第１入力端子
にそれぞれ接続されている。第５のＤＦ／Ｆ １０のデ
ータ出力端子Ｑは、（４−１）セレクタ２０の第４入力
端子および第４の変化点検出回路１４の第２入力端子に
それぞれ接続されている。The second input terminal of the first change point detection circuit 11 and the first input terminal of the second change point detection circuit 12 are respectively connected. The data output terminal Q of the third I)-F/F8 is
(4-1) The fourth D-
The data output terminal Q of F/F9 is (4-1) selector 2
0, the second input terminal of the third change point detection circuit 13, and the first input terminal of the fourth change point detection circuit 14, respectively. The data output terminal Q of the fifth DF/F 10 is connected to the fourth input terminal of the (4-1) selector 20 and the second input terminal of the fourth change point detection circuit 14, respectively.
第１の変化点検出回路１１の出力端子は第１のカウンタ
１５の入力端子Ｇに接続され、第２の変化点検出回路１
２の出力端子は第２のカウンタ１６の入力端子Ｇに接続
され、第３の変化点検出回路１３の出力端子は第３のカ
ウンタ１７の入力端子Ｇに接続され、第４の変化点検出
回路１４の出力端子は第４のカウンタ１８の入力端子Ｇ
に接続されている。The output terminal of the first change point detection circuit 11 is connected to the input terminal G of the first counter 15, and the output terminal of the first change point detection circuit 11 is connected to the input terminal G of the first counter 15.
The second output terminal is connected to the input terminal G of the second counter 16, the output terminal of the third change point detection circuit 13 is connected to the input terminal G of the third counter 17, and the fourth change point detection circuit 14 is the input terminal G of the fourth counter 18
It is connected to the.
第１〜第４のカウンタ１５，１６．１７および１８の出
力端子は、出力位相決定回路１９の４つの入力端子にそ
れぞれ接続され、出力位相決定回路１９の２つの出力端
子は、（４−１）セレクタ２０の制御端子ＳＯおよびＳ
ｌにそれぞれ接続されている。The output terminals of the first to fourth counters 15, 16, 17, and 18 are respectively connected to the four input terminals of the output phase determining circuit 19, and the two output terminals of the output phase determining circuit 19 are (4-1 ) Control terminals SO and S of selector 20
1, respectively.
（４−１）セレクタ２０の出力端子は、Ｄ−Ｆ／Ｆ２１
のデータ入力端子りに接続され、Ｄ−Ｆ／Ｆ２１のデー
タ出力端子Ｑはデータ出力端子２２に接続されている。(4-1) The output terminal of the selector 20 is D-F/F21
The data output terminal Q of the DF/F 21 is connected to the data output terminal 22.
なお、第１〜第５のＤ−Ｆ／Ｆ６〜１０．第１〜第４の
カウンタ１５〜１８およびＤ−Ｆ／Ｆ２１のクロック入
力端子Ｃには、装置クロックであるクロック信号ＣＫが
それぞれ入力されている。Note that the first to fifth DF/Fs 6 to 10. A clock signal CK, which is a device clock, is input to the clock input terminals C of the first to fourth counters 15 to 18 and the DF/F 21, respectively.
次に、このように構成された本実施例のピント位相同期
回路の動作について説明する。Next, the operation of the focus phase synchronization circuit of this embodiment configured as described above will be explained.
データ入力端子ｌから入力されたディジタルデータは、
第１段〜第４段の遅延ブロック２．３４および５によっ
て５相化され、ディジタルデータならびに第１段〜第４
段の遅延ブロック２，３゜４および５の出力は、第１〜
第５のＩ）−Ｆ／Ｆ６７、 ８． ９および１０でクロ
ック信号ＣＫと同期してそれぞれサンプリングされる。The digital data input from the data input terminal l is
The delay blocks 2.34 and 5 of the first to fourth stages convert the digital data and the first to fourth stages into five phases.
The outputs of delay blocks 2, 3, 4 and 5 of the stage are
Fifth I)-F/F67, 8. 9 and 10 are respectively sampled in synchronization with the clock signal CK.
第１〜第４の変化点検出回路１１，１２．１３および１
４は、第１〜第５のＤ−Ｆ／Ｆ６．７゜８．９および１
０のうちの隣り合うＤ−Ｆ／Ｆ間の出力同士を比較して
変化点の検出を行い、変化点を検出したときに第１〜第
４のカウンタ１５゜１６．１７および１８をクロック信
号ＣＫと同期してそれぞれカウントアツプさせる。1st to 4th change point detection circuits 11, 12, 13 and 1
4 is the first to fifth D-F/F6.7°8.9 and 1
A change point is detected by comparing the outputs between adjacent D-F/Fs of 0, and when a change point is detected, the first to fourth counters 15, 16, 17 and 18 are clocked. Each count is increased in synchronization with CK.
出力位相決定回路１９は、第１〜第４のカウンタ１５，
１６．１７および１８のうちのカウント偵が最小値を与
えるカウンタを検出し、そのカウンタの番号を示す出力
を（４−１）セレクタ２゜に出力する。The output phase determining circuit 19 includes first to fourth counters 15,
16. Out of 17 and 18, the counter that gives the minimum value is detected, and an output indicating the number of that counter is output to (4-1) selector 2°.
（４−１）セレクタ２０は、出力位相決定回路１９から
の出力に応じた番号の入力端子からＤＦ／Ｆのデータ出
力を選択して入力し、そのまま出力する。この結果、変
化点のない出力位相が選択されて、ディジタルデータが
出力される。(4-1) The selector 20 selects and inputs the data output of the DF/F from the input terminal with the number corresponding to the output from the output phase determining circuit 19, and outputs it as is. As a result, an output phase with no change point is selected and digital data is output.
Ｄ−Ｆ／Ｆ２１は、（４−１）セレクタ２０で選択され
た変化点のない出力位相のディジタルデータをラッチし
て、データ出力端子２２にビット位相同期したディジタ
ルデータとして出力する。The DF/F 21 (4-1) latches the digital data of the output phase with no change point selected by the selector 20 and outputs it to the data output terminal 22 as digital data synchronized with the bit phase.
なお、Ｄ−Ｆ／Ｆ２１は、（４−１）セレクタ２０の選
択切替え時のディジタルデータの乱れを吸収する役目を
する。Note that the DF/F 21 (4-1) serves to absorb disturbances in digital data when the selector 20 changes selection.
ところで、上記実施例では、フリップフロップとしてＤ
−Ｆ／Ｆを使用した例について説明したが、フリップフ
ロップはかならずしもＤ−Ｆ／Ｆでなければならないわ
けではなく、他のフリップフロップを使用しても本発明
が同様に実現可能であることはいうまでもない。By the way, in the above embodiment, D is used as a flip-flop.
- Although an example using F/F has been described, the flip-flop does not necessarily have to be D-F/F, and the present invention can be similarly realized using other flip-flops. Needless to say.
以上説明したように本発明は、ディジタルデータを多相
化してサンプリングし、変化点を検出して検出された変
化点のカウント数が最小値を与える出力位相を選択し、
変化点のない出力位相のディジタルデータをラッチする
ようにしたことにより、装置クロックと同し周波数のク
ロックを用いてビット位相同期をとることができ、クロ
ック伝送スピードとデータ伝送スピードとが同じになる
ので、クロック伝送路を形成するのに必要な印刷配線回
路、コネクタおよび同軸ケーブルに特殊な部品を使用す
る必要がなくなるという効果がある。As explained above, the present invention multiphases and samples digital data, detects change points, and selects the output phase that gives the minimum count of the detected change points.
By latching digital data with an output phase that has no change point, bit phase synchronization can be achieved using a clock with the same frequency as the device clock, and the clock transmission speed and data transmission speed become the same. Therefore, there is an effect that there is no need to use special parts for printed wiring circuits, connectors, and coaxial cables required to form a clock transmission path.
さらに、本発明のピント位相同期回路の構成は、モノリ
シック化が可能であり、超小型にすることができるとい
う利点がある。Furthermore, the configuration of the focus phase synchronization circuit of the present invention has the advantage that it can be made monolithic and ultra-small.
第１図は本発明の一実施例に係るビット位相同期回路の
構成を示す回路ブロック図である。
図において、
１・・・・データ入力端子、
２〜５・・遅延クロック、
６〜１０・Ｄ−Ｆ／Ｆ。
１１〜１４・変化点検出回路、
１５〜１
１９ ・ ・
２０ ・ ・
２１ ・ ・
２２ ・ ・
・カウンタ、
出力位相決定回路、
（４−１）セレクタ、
Ｄ−Ｆ／Ｆ、
データ出力端子である。FIG. 1 is a circuit block diagram showing the configuration of a bit phase synchronization circuit according to an embodiment of the present invention. In the figure, 1...data input terminal, 2-5...delay clock, 6-10...D-F/F. 11~14・Change point detection circuit, 15~1 19 ・ ・ 20 ・ ・ 21 ・ ・ 22 ・ ・ ・ Counter, output phase determination circuit, (4-1) Selector, D-F/F, data output terminal .
Claims (1)
）相化するｎ個の直列接続された遅延ブロックと、 前記ディジタルデータおよび前記遅延ブロックの出力を
それぞれサンプリングする（ｎ＋１）個のフリップフロ
ップと、 これらフリップフロップのうちの隣り合うフリップフロ
ップ間の出力の変化点を検出するｎ個の変化点検出回路
と、 これら変化点検出回路の出力でそれぞれカウントアップ
するｎ個のカウンタと、 これらカウンタのうちの最小値を与えるカウンタを検出
して出力位相を決定する出力位相決定回路と、 この出力位相決定回路による決定に基づいて前記フリッ
プフロップの出力のうちの変化点のない出力を選択する
（ｎ−１）セレクタと、 この（ｎ−１）セレクタの出力をラッチするフリップフ
ロップと を有することを特徴とするビット位相同期回路。[Scope of Claims] n series-connected delay blocks that convert input digital data into n phases (n is a natural number of 2 or more); and sample the digital data and the outputs of the delay blocks (n+1), respectively. ) flip-flops, n change point detection circuits that detect the change points of the output between adjacent flip-flops among these flip-flops, and n change point detection circuits that count up using the outputs of these change point detection circuits. a counter; an output phase determining circuit that determines the output phase by detecting the counter that gives the minimum value among these counters; A bit phase synchronization circuit characterized by having an (n-1) selector that selects an output, and a flip-flop that latches the output of the (n-1) selector.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2194175A JPH0479632A (en) | 1990-07-23 | 1990-07-23 | Bit phase synchronizing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2194175A JPH0479632A (en) | 1990-07-23 | 1990-07-23 | Bit phase synchronizing circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0479632A true JPH0479632A (en) | 1992-03-13 |
Family
ID=16320177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2194175A Pending JPH0479632A (en) | 1990-07-23 | 1990-07-23 | Bit phase synchronizing circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0479632A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002192912A (en) * | 2000-12-26 | 2002-07-10 | Bridgestone Corp | Precure tread and regenerated tire with precure tread |
| JP2004120587A (en) * | 2002-09-27 | 2004-04-15 | Matsushita Electric Ind Co Ltd | Synchronizing circuit |
| JP2008066879A (en) * | 2006-09-05 | 2008-03-21 | Ricoh Co Ltd | Oversampling circuit, and oversampling method |
-
1990
- 1990-07-23 JP JP2194175A patent/JPH0479632A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002192912A (en) * | 2000-12-26 | 2002-07-10 | Bridgestone Corp | Precure tread and regenerated tire with precure tread |
| JP2004120587A (en) * | 2002-09-27 | 2004-04-15 | Matsushita Electric Ind Co Ltd | Synchronizing circuit |
| JP2008066879A (en) * | 2006-09-05 | 2008-03-21 | Ricoh Co Ltd | Oversampling circuit, and oversampling method |
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