JPH0479450A - 遅延検波回路 - Google Patents
遅延検波回路Info
- Publication number
- JPH0479450A JPH0479450A JP2189417A JP18941790A JPH0479450A JP H0479450 A JPH0479450 A JP H0479450A JP 2189417 A JP2189417 A JP 2189417A JP 18941790 A JP18941790 A JP 18941790A JP H0479450 A JPH0479450 A JP H0479450A
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- JP
- Japan
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- signal
- phase
- delay
- outputs
- output
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- Pending
Links
- 230000010355 oscillation Effects 0.000 claims abstract description 8
- 238000001514 detection method Methods 0.000 claims description 13
- 230000003111 delayed effect Effects 0.000 claims description 6
- 230000000630 rising effect Effects 0.000 claims description 5
- 230000010363 phase shift Effects 0.000 claims description 4
- 230000003247 decreasing effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 9
- 230000001934 delay Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＢＰＳＫ（２相位相シフトキーインクジ変調
された信号をデジタル化して復調する遅延検波回路に関
する。
された信号をデジタル化して復調する遅延検波回路に関
する。
第４図は従来の遅延検波回路を含む受信機の構成を表わ
す図である。
す図である。
アンテナ５００で受信された信号は高周波増幅器５０２
で堆幅され、ミキサ５０４において局部発振器５１０か
らの信号と混合されて中間周波数に変換され、帯域フィ
ルタ５０６を経てコンパレータ５０８において所定の閾
値電圧Ｖｏと比較されてデジタル信号に変換されて遅延
検波回路４００へ供給される。
で堆幅され、ミキサ５０４において局部発振器５１０か
らの信号と混合されて中間周波数に変換され、帯域フィ
ルタ５０６を経てコンパレータ５０８において所定の閾
値電圧Ｖｏと比較されてデジタル信号に変換されて遅延
検波回路４００へ供給される。
遅延検波回路４００内のシフトレジスタ１００は発振回
路２６２から供給されるクロック信号によって駆動され
、入力信号を（クロック信号の周期×シフトレジスタの
段数）に相当する時間だけ遅延せしめて出力する。ＥＯ
Ｒゲート１２０は入力信号とシフトレジスタ１００で遅
延された入力信号とのＦＯＲ（排他的論理和）をとり出
力する。低域フィルタ１４０はＥＯＲゲート１２０の出
力の低域成分のみを通過せしめて復調出力とする。
路２６２から供給されるクロック信号によって駆動され
、入力信号を（クロック信号の周期×シフトレジスタの
段数）に相当する時間だけ遅延せしめて出力する。ＥＯ
Ｒゲート１２０は入力信号とシフトレジスタ１００で遅
延された入力信号とのＦＯＲ（排他的論理和）をとり出
力する。低域フィルタ１４０はＥＯＲゲート１２０の出
力の低域成分のみを通過せしめて復調出力とする。
第５図は第４図の回路の動作を表わす図である。
（Ａ＞欄は入力信号中に搬送されて含まれているデジタ
ル信号を表わし、（Ｂ）〜（Ｄ）欄はそれぞれ第４図中
Ｂ−Ｄで示した個所の信号の状態を表わす。シフトレジ
スタ１００の遅延時間はベースバント信号のビットレー
トの逆数に等しくなるように設計される。したがって、
データが０から１または１から０へと変化する区間にお
いては（Ｂ）欄の信号と（Ｃ）欄の信号は逆相となり、
ＥＯＲゲート１２０の出力（（Ｄ）欄）は１となる。０
または１が連続する区間においては、両者は同相となり
、ＥＯＲゲート１２０の出力は０となる、したがって搬
送されている信号中の連続する２つのデータの差分をと
ったものが復調される。
ル信号を表わし、（Ｂ）〜（Ｄ）欄はそれぞれ第４図中
Ｂ−Ｄで示した個所の信号の状態を表わす。シフトレジ
スタ１００の遅延時間はベースバント信号のビットレー
トの逆数に等しくなるように設計される。したがって、
データが０から１または１から０へと変化する区間にお
いては（Ｂ）欄の信号と（Ｃ）欄の信号は逆相となり、
ＥＯＲゲート１２０の出力（（Ｄ）欄）は１となる。０
または１が連続する区間においては、両者は同相となり
、ＥＯＲゲート１２０の出力は０となる、したがって搬
送されている信号中の連続する２つのデータの差分をと
ったものが復調される。
前述の形式の遅延検波回路において、ＩＦ周波数ｆｌＦ
とシフトレジスタ１００を駆動するクロック信号の周波
数ｆ。Ｌとの間に一定の関係が保たれていないと、ＥＯ
Ｒゲート１２０の出力（第５図（Ｄ）欄に示す信号）に
位相のずれに対応する幅のヒゲが現われる。通常、これ
は低域フィルタ１４０で除去されるものであるが、ずれ
の大きさが許容範囲・を超えると、ビットエラーとなる
。そのため、局部発振器５１０と発振回路２６２には所
定の周波数精度が要求される。
とシフトレジスタ１００を駆動するクロック信号の周波
数ｆ。Ｌとの間に一定の関係が保たれていないと、ＥＯ
Ｒゲート１２０の出力（第５図（Ｄ）欄に示す信号）に
位相のずれに対応する幅のヒゲが現われる。通常、これ
は低域フィルタ１４０で除去されるものであるが、ずれ
の大きさが許容範囲・を超えると、ビットエラーとなる
。そのため、局部発振器５１０と発振回路２６２には所
定の周波数精度が要求される。
しかしながら、これらの要求を満足したとしても、温度
条件等の周囲条件によって送信側の周波数または受信機
側の周波数のずれが生じて許容範囲を超えることが考え
られる。
条件等の周囲条件によって送信側の周波数または受信機
側の周波数のずれが生じて許容範囲を超えることが考え
られる。
したがって本発明の目的は、ＥＯＲゲート１２０への入
力信号の位相関係のずれに起因するビットエラーの発生
を抑制することのできる遅延検波回路を提案することに
ある。
力信号の位相関係のずれに起因するビットエラーの発生
を抑制することのできる遅延検波回路を提案することに
ある。
第１図は本発明の原理構成を表わす図である。
同図において、本発明の遅延検波回路は、２相位相シフ
トキーイング変調された入力信号をクロック信号の周期
の整数倍の時間で遅延せしめる遅延手段１０と、該入力
信号と該遅延手段１０で遅延された入力信号との排他的
論理和をとって出力する排他的論理和手段１２と、該排
他的論理和手段１２の出力の低域成分のみを通過せしめ
て復調信号とする低域フィルタ手段１４とを具備する遅
延検波回路において、該入力信号の立ち上がりおよび立
ち下がり時を起点とする所定のパルス幅のパルス信号を
出力する第１のパルス発生手段２０と、該遅延された入
力信号の立ち上がりおよび立ち下がり時を起点とする所
定のパルス幅のパルス信号を出力する第２のパルス発生
手段２２と、該第１および第２のパルス発生手段２０．
２２が発生するパルスの位相を比較して位相差に応じた
電圧の信号を出力する位相比較手段２４と、該位相比較
手段２４の出力信号の電圧に応じて周波数が変化する信
号を出力する電圧制御発振手段２６とを具備し、該電圧
制御発振手段２６の出力信号が該遅延手段１０のクロッ
ク信号として供給されることを特徴とするものである。
トキーイング変調された入力信号をクロック信号の周期
の整数倍の時間で遅延せしめる遅延手段１０と、該入力
信号と該遅延手段１０で遅延された入力信号との排他的
論理和をとって出力する排他的論理和手段１２と、該排
他的論理和手段１２の出力の低域成分のみを通過せしめ
て復調信号とする低域フィルタ手段１４とを具備する遅
延検波回路において、該入力信号の立ち上がりおよび立
ち下がり時を起点とする所定のパルス幅のパルス信号を
出力する第１のパルス発生手段２０と、該遅延された入
力信号の立ち上がりおよび立ち下がり時を起点とする所
定のパルス幅のパルス信号を出力する第２のパルス発生
手段２２と、該第１および第２のパルス発生手段２０．
２２が発生するパルスの位相を比較して位相差に応じた
電圧の信号を出力する位相比較手段２４と、該位相比較
手段２４の出力信号の電圧に応じて周波数が変化する信
号を出力する電圧制御発振手段２６とを具備し、該電圧
制御発振手段２６の出力信号が該遅延手段１０のクロッ
ク信号として供給されることを特徴とするものである。
第１および第２のパルス発生手段２０．２２においては
入力信号の立ち上がりおよび立ち下がりを起点とするパ
ルスが発生され、それらが同位相となるような制御を行
なう制御ループが形成されるので、第１および第２のパ
ルス発生手段２０．２２の人力、すなわち、排他的論理
和手段１２の人力は両者が同相または逆相となるように
位相が制御される。
入力信号の立ち上がりおよび立ち下がりを起点とするパ
ルスが発生され、それらが同位相となるような制御を行
なう制御ループが形成されるので、第１および第２のパ
ルス発生手段２０．２２の人力、すなわち、排他的論理
和手段１２の人力は両者が同相または逆相となるように
位相が制御される。
第２図は本発明の遅延検波回路の一実施例を表わす図で
ある。また、第３図は第２図にＡ−Ｆで示した個所の動
作をそれぞれ（Ａ）〜（Ｆ）欄に示す図である。
ある。また、第３図は第２図にＡ−Ｆで示した個所の動
作をそれぞれ（Ａ）〜（Ｆ）欄に示す図である。
第４図に示した従来の回路と異なり、シフトレジスタ１
００のクロック入力には電圧制御発振器２６０の出力が
接続される。
００のクロック入力には電圧制御発振器２６０の出力が
接続される。
ＥＯＲゲート１２０の一方の入力へ供給される遅延検波
回路への入力信号（第３図（Ａ）欄）はＥＯＲゲート２
００の一方の入力へも供給されるとともに遅延素子２０
２で所定時間遅延されてＥＯＲゲート２００の他方の入
力へ供給される（（Ｂ）欄）。
回路への入力信号（第３図（Ａ）欄）はＥＯＲゲート２
００の一方の入力へも供給されるとともに遅延素子２０
２で所定時間遅延されてＥＯＲゲート２００の他方の入
力へ供給される（（Ｂ）欄）。
したがって、ＥＯＲゲー） ２００の出力には、遅延検
波回路への入力信号の立ち上がりおよび立ち下がりを起
点とし、遅延素子２０２の遅延時間に相当する幅をもっ
たパルスが出力される（（Ｃ）欄）。
波回路への入力信号の立ち上がりおよび立ち下がりを起
点とし、遅延素子２０２の遅延時間に相当する幅をもっ
たパルスが出力される（（Ｃ）欄）。
同様にＥＯＲゲート２２０の出力には、シフトレジスタ
１００で遅延された入力信号の立ち上がりおよび立ち下
がりを起点とし、遅延素子２２２の遅延時間に相当する
幅のパルスが出力される（（Ｆ）欄）。
１００で遅延された入力信号の立ち上がりおよび立ち下
がりを起点とし、遅延素子２２２の遅延時間に相当する
幅のパルスが出力される（（Ｆ）欄）。
位相比較器２４０はこれら両者（（Ｃ）欄と（Ｆ）欄）
の位相を比較し、一方が他方より位相が進んでいるとき
、出力“′Ｕ′′にパルスを出力し、遅れているとき出
力“′Ｄ″′にパルスを出力する。チャージポンプ２４
２の出力の電圧はこれら′Ｕ″′および′Ｄ″のパルス
に応答して増減される。電圧制御発振器２６０はこのチ
ャージポンプ２４２の出力電圧に対応する周波数の信号
を出力し、シフトレジスタ１［）０へクロック信号とし
て供給する。
の位相を比較し、一方が他方より位相が進んでいるとき
、出力“′Ｕ′′にパルスを出力し、遅れているとき出
力“′Ｄ″′にパルスを出力する。チャージポンプ２４
２の出力の電圧はこれら′Ｕ″′および′Ｄ″のパルス
に応答して増減される。電圧制御発振器２６０はこのチ
ャージポンプ２４２の出力電圧に対応する周波数の信号
を出力し、シフトレジスタ１［）０へクロック信号とし
て供給する。
この様な構成とすることで、シフトレジスタ１００へ供
給されるクロック信号の周波数は、ＥＯＲゲート２００
と２２０の出力（（Ｃ）欄と（Ｆ）欄）が同相となるよ
うに、すなわち、ＥＯＲゲート１２０へ供給される信号
（（Ａ）欄および（Ｄ＞欄）が同相または逆相となるよ
うに制御され、ビットエラーが防止される。
給されるクロック信号の周波数は、ＥＯＲゲート２００
と２２０の出力（（Ｃ）欄と（Ｆ）欄）が同相となるよ
うに、すなわち、ＥＯＲゲート１２０へ供給される信号
（（Ａ）欄および（Ｄ＞欄）が同相または逆相となるよ
うに制御され、ビットエラーが防止される。
以上述べてきたように本発明によれば、遅延検波回路に
おいて、発振周波数のずれ等を原因とするビットエラー
の発生が防止される。
おいて、発振周波数のずれ等を原因とするビットエラー
の発生が防止される。
第１図は本発明の原理構成を表わす図、第２図は本発明
の一実施例を表わす図、第３図は第２図の回路の動作を
説明するためのタイミングチャート、 第４図は従来方式の遅延検波回路を含んで構成される受
信機の構成を表わす図、 第５図は第４図の回路の動作を説明するためのタイミン
グチャート。 図において、 １２０ 、２００ 、２２０ ・・・ＥＯＲゲー
ト、１４０・・・低域フィルタ、 ２０２ 、２２２・・・遅延素子、 ２４０・・・位相比較器。 ４図の回路の動作を表わす図
の一実施例を表わす図、第３図は第２図の回路の動作を
説明するためのタイミングチャート、 第４図は従来方式の遅延検波回路を含んで構成される受
信機の構成を表わす図、 第５図は第４図の回路の動作を説明するためのタイミン
グチャート。 図において、 １２０ 、２００ 、２２０ ・・・ＥＯＲゲー
ト、１４０・・・低域フィルタ、 ２０２ 、２２２・・・遅延素子、 ２４０・・・位相比較器。 ４図の回路の動作を表わす図
Claims (1)
- 【特許請求の範囲】 １、２相位相シフトキーイング変調された入力信号をク
ロック信号の周期の整数倍の時間で遅延せしめる遅延手
段（１０）と、 該入力信号と該遅延手段（１０）で遅延された入力信号
との排他的論理和をとって出力する排他的論理和手段（
１２）と、 該排他的論理和手段（１２）の出力の低域成分のみを通
過せしめて復調信号とする低域フィルタ手段（１４）と
を具備する遅延検波回路において、該入力信号の立ち上
がりおよび立ち下がり時を起点とする所定のパルス幅の
パルス信号を出力する第１のパルス発生手段（２０）と
、 該遅延された入力信号の立ち上がりおよび立ち下がり時
を起点とする所定のパルス幅のパルス信号を出力する第
２のパルス発生手段（２２）と、該第１および第２のパ
ルス発生手段（２０，２２）が発生するパルスの位相を
比較して位相差に応じた電圧の信号を出力する位相比較
手段（２４）と、該位相比較手段（２４）の出力信号の
電圧に応じて周波数が変化する信号を出力する電圧制御
発振手段（２６）とを具備し、 該電圧制御発振手段（２６）の出力信号が該遅延手段（
１０）のクロック信号として供給されることを特徴とす
る遅延検波回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2189417A JPH0479450A (ja) | 1990-07-19 | 1990-07-19 | 遅延検波回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2189417A JPH0479450A (ja) | 1990-07-19 | 1990-07-19 | 遅延検波回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0479450A true JPH0479450A (ja) | 1992-03-12 |
Family
ID=16240918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2189417A Pending JPH0479450A (ja) | 1990-07-19 | 1990-07-19 | 遅延検波回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0479450A (ja) |
-
1990
- 1990-07-19 JP JP2189417A patent/JPH0479450A/ja active Pending
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