JPH0479410A - 出力回路 - Google Patents
出力回路Info
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- JPH0479410A JPH0479410A JP2191135A JP19113590A JPH0479410A JP H0479410 A JPH0479410 A JP H0479410A JP 2191135 A JP2191135 A JP 2191135A JP 19113590 A JP19113590 A JP 19113590A JP H0479410 A JPH0479410 A JP H0479410A
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- output
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- 238000001514 detection method Methods 0.000 claims abstract description 15
- 238000010586 diagram Methods 0.000 description 13
- 239000011093 chipboard Substances 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- DRHKJLXJIQTDTD-OAHLLOKOSA-N Tamsulosine Chemical compound CCOC1=CC=CC=C1OCCN[C@H](C)CC1=CC=C(OC)C(S(N)(=O)=O)=C1 DRHKJLXJIQTDTD-OAHLLOKOSA-N 0.000 description 1
- 230000000844 anti-bacterial effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
出力段トランジスタを過電流から保護てきるＭＯＳトラ
ンジスタ出力回路に関し、 直流電源回路を変形することにより出力段トランジスタ
を過電流から有効に保護てきるＭＯＳトランジスタ出力
回路を提供することを目的とし、ＬＳＩ内部回路の出力
信号を増幅する出力回路において、第１及び第２電源線
間に設けられた出力バッファの該第１の電源線に対して
、該第１の電源線に印加される電圧が過電圧であること
を検出する過電圧検出部と、該過電圧検出部の検出出力
により 出力バッファに第３の電源線から供給される電
源電圧を低電圧にならしめるように切換える切換え回路
とを具備することで構成する。
ンジスタ出力回路に関し、 直流電源回路を変形することにより出力段トランジスタ
を過電流から有効に保護てきるＭＯＳトランジスタ出力
回路を提供することを目的とし、ＬＳＩ内部回路の出力
信号を増幅する出力回路において、第１及び第２電源線
間に設けられた出力バッファの該第１の電源線に対して
、該第１の電源線に印加される電圧が過電圧であること
を検出する過電圧検出部と、該過電圧検出部の検出出力
により 出力バッファに第３の電源線から供給される電
源電圧を低電圧にならしめるように切換える切換え回路
とを具備することで構成する。
本発明は出力段トランジスタを過電流から保護できるＭ
Ｏ３＋−ランジスタ出力回路に関する。
Ｏ３＋−ランジスタ出力回路に関する。
出力段トランジスタに過電流が長時間流れると熱破壊に
到るから、構造上トランジスタのサイズを大きくするこ
とが考えられるが、トランジスタが大型となるとき、所
要のチップ基板が大型となる欠点を有していた。そのた
め通常の大きさのトランジスタを使用して、過電流から
保護できる回路を開発することが要望された。
到るから、構造上トランジスタのサイズを大きくするこ
とが考えられるが、トランジスタが大型となるとき、所
要のチップ基板が大型となる欠点を有していた。そのた
め通常の大きさのトランジスタを使用して、過電流から
保護できる回路を開発することが要望された。
第６図に概略構成を示すように、ＭＯ８型ＬＳＩは基板
チップ１上に内部回路部分２と出力回路３−１．３−２
・・・を設け、それらの間を所定の配線で結んでいる。
チップ１上に内部回路部分２と出力回路３−１．３−２
・・・を設け、それらの間を所定の配線で結んでいる。
出力回路３については使用する負荷４の大きさと、保証
すべき出力レベルを基に設計を行う。例えば第７図に示
すトランジスタ出力回路部において、ＴＴＬレベルのデ
ィジタル回路に適合する形のＭＯ３出力回路は、出力ト
ランジスタ３−１１．３−１２として大型のものを使用
し、端子Ｖ。
すべき出力レベルを基に設計を行う。例えば第７図に示
すトランジスタ出力回路部において、ＴＴＬレベルのデ
ィジタル回路に適合する形のＭＯ３出力回路は、出力ト
ランジスタ３−１１．３−１２として大型のものを使用
し、端子Ｖ。
に負荷を接続する。第８図に示す出力トランジスタの特
性図において、正常動作を行うために保証すべき電圧・
電流はＶ。Ｌ＋ＩＯＬの値として示しである。この出力
トランジスタに対し電源端子から規定値以上の電圧を印
加し、特に最大電圧と示す値を印加すると最大電流■。
性図において、正常動作を行うために保証すべき電圧・
電流はＶ。Ｌ＋ＩＯＬの値として示しである。この出力
トランジスタに対し電源端子から規定値以上の電圧を印
加し、特に最大電圧と示す値を印加すると最大電流■。
、Ｘの値までは電流が流れる。
従来のＭＯ８出力回路において、■。。、８が長時間流
れるとＬＳＩ内部で電力が消費され、熱破壊や劣化が起
こる。この状態はＬＳＩの出荷試験のとき電源端子との
誤接続や、プリント板実装後に誤って過電圧を印加する
ことなどで発生する。そのため第１θ図に示すようにト
ランジスタの大きさを大とすることで、過電流に対し回
避することが可能である。第９図に示すようにトランジ
スタを大とし、またゲート電圧を低く抑えることを併用
すると、なお好適である。即ち、第９図に示すようにゲ
ート電圧（Ｖｏ）−ソース電圧（ＶＳ ）の曲線ではト
ランジスタが大きい程同じＶ８に対しＶ。が小さくて済
むこと、第１０図に示すように同じドレイン電圧Ｖ、に
対しトランジスタが大きい程ドレイン電流■。が小さく
て済むからである。しかし、このような工夫で上記過電
流を回避するには、トランジスタサイズをかなり大きく
し、しかも電源電圧を低下させなければならず、大きな
面積を占有すると共に、新たな出力回路のみを駆動する
ための電源を作らなければならない。これはシステム設
計上でもデメリットとなる。
れるとＬＳＩ内部で電力が消費され、熱破壊や劣化が起
こる。この状態はＬＳＩの出荷試験のとき電源端子との
誤接続や、プリント板実装後に誤って過電圧を印加する
ことなどで発生する。そのため第１θ図に示すようにト
ランジスタの大きさを大とすることで、過電流に対し回
避することが可能である。第９図に示すようにトランジ
スタを大とし、またゲート電圧を低く抑えることを併用
すると、なお好適である。即ち、第９図に示すようにゲ
ート電圧（Ｖｏ）−ソース電圧（ＶＳ ）の曲線ではト
ランジスタが大きい程同じＶ８に対しＶ。が小さくて済
むこと、第１０図に示すように同じドレイン電圧Ｖ、に
対しトランジスタが大きい程ドレイン電流■。が小さく
て済むからである。しかし、このような工夫で上記過電
流を回避するには、トランジスタサイズをかなり大きく
し、しかも電源電圧を低下させなければならず、大きな
面積を占有すると共に、新たな出力回路のみを駆動する
ための電源を作らなければならない。これはシステム設
計上でもデメリットとなる。
本発明の目的は前述の欠点を改善し、直流電源回路を変
形することにより、出力段トランジスタを過電流から有
効に保護できるＭＯＳ）ランジスタ回路を提供すること
にある。
形することにより、出力段トランジスタを過電流から有
効に保護できるＭＯＳ）ランジスタ回路を提供すること
にある。
第１図は本発明の原理構成を示す図である。第１図にお
いて、２はＬＳＩ内部回路、３は出力回路を全体的に示
すもの、４は負荷、５は出力バッファ、６は出力バッフ
ァに対する第１の直流電源線、７は直流電源線６の過電
圧検出部、８は出力バッファ５に対する第３の直流電源
線、９は印加電圧切換回路を示す。
いて、２はＬＳＩ内部回路、３は出力回路を全体的に示
すもの、４は負荷、５は出力バッファ、６は出力バッフ
ァに対する第１の直流電源線、７は直流電源線６の過電
圧検出部、８は出力バッファ５に対する第３の直流電源
線、９は印加電圧切換回路を示す。
ＬＳＩ内部回路２の出力信号を増幅する出力回路３にお
いて、本発明は下記の構成とする。即ち、第１及び第２
の電源線間に設けられた出力バッファ５の、該第１の電
源線に対して、該第１の電源線に印加される電圧が過電
圧であることを検出する過電圧検出部７と、該過電圧検
出部７の検出出力により出力バッファに第３の電源線か
ら供給される電源電圧を低電圧にならしめるように切換
える切換え回路９とを具備することで構成する。
いて、本発明は下記の構成とする。即ち、第１及び第２
の電源線間に設けられた出力バッファ５の、該第１の電
源線に対して、該第１の電源線に印加される電圧が過電
圧であることを検出する過電圧検出部７と、該過電圧検
出部７の検出出力により出力バッファに第３の電源線か
ら供給される電源電圧を低電圧にならしめるように切換
える切換え回路９とを具備することで構成する。
ＬＳＩ内部回路２は図示しないチップ基板の内側に、出
力バッファ５と示す部分は同チップ基板の周辺部に位置
している。出力バッファ５に対する第１の直流電源線６
は出力電極に対するものてあり、出力電極は負荷４と接
続されている。また第２の電源線は接地線である。第３
の直流電源線８は出力バッファ５の制御電極に対するも
のである。今、第１の電源線６が何らかの原因で出力バ
ッファ５の規格値を超える値となって出力電極に印加さ
れたとき、過電圧検出部７はそのことを検出し、切換回
路９に信号を送出する。切換回路９は出力バッファ５の
制菌電極に対する直流電圧を当初の電圧から、出力電極
に過電圧が印加されても出力バッフ７５の動作を保証で
きる電圧（通常はより低電圧）に切換える。したがって
出力バッファ５は印加された過電圧によって破壊される
ことはない。
力バッファ５と示す部分は同チップ基板の周辺部に位置
している。出力バッファ５に対する第１の直流電源線６
は出力電極に対するものてあり、出力電極は負荷４と接
続されている。また第２の電源線は接地線である。第３
の直流電源線８は出力バッファ５の制御電極に対するも
のである。今、第１の電源線６が何らかの原因で出力バ
ッファ５の規格値を超える値となって出力電極に印加さ
れたとき、過電圧検出部７はそのことを検出し、切換回
路９に信号を送出する。切換回路９は出力バッファ５の
制菌電極に対する直流電圧を当初の電圧から、出力電極
に過電圧が印加されても出力バッフ７５の動作を保証で
きる電圧（通常はより低電圧）に切換える。したがって
出力バッファ５は印加された過電圧によって破壊される
ことはない。
（実施例〕
第２図は本発明の実施例として、第１図に示す過電圧検
出回路７と切換回路９とについて詳細な回路例を示す図
である。第２図において、５−１．５−２は出力トラン
ジスタ、７−１．７−２はそれぞれインバータを示し、
９−１．９−２１．９−２２はそれぞれトランジスタ素
子を示す。また１０はチップ内部回路への接続端子、１
１は負荷との接続端子、１２−１．１２２は出力トラン
ジスタ５−２の側副電極駆動用トランジスタを示す。今
、端子ＩＯの信号レベルが“Ｌ”のときトランジスタ５
−１はインバータを介しての駆動であるから不導通（オ
フ）である。インバータ７−１．７−２が直列接続され
ているから、トランジスタ９−１．９−２１は何れか一
方が必ずオンしているため、トランジスタ１２−１はオ
ンとなって、トランジスタ５−２もオンとなる。このと
きのトランジスタ５−２の出力レベルか・インバータ７
−２のスレショルドレベルＶｔより低ければ７−２の出
力か“’Ｉ−１” 、７−１の出力がＬ゛となってトラ
ンジスタ９−１がオン、トランジスタ５−２のゲートは
直流電圧源８のレベルとなる。
出回路７と切換回路９とについて詳細な回路例を示す図
である。第２図において、５−１．５−２は出力トラン
ジスタ、７−１．７−２はそれぞれインバータを示し、
９−１．９−２１．９−２２はそれぞれトランジスタ素
子を示す。また１０はチップ内部回路への接続端子、１
１は負荷との接続端子、１２−１．１２２は出力トラン
ジスタ５−２の側副電極駆動用トランジスタを示す。今
、端子ＩＯの信号レベルが“Ｌ”のときトランジスタ５
−１はインバータを介しての駆動であるから不導通（オ
フ）である。インバータ７−１．７−２が直列接続され
ているから、トランジスタ９−１．９−２１は何れか一
方が必ずオンしているため、トランジスタ１２−１はオ
ンとなって、トランジスタ５−２もオンとなる。このと
きのトランジスタ５−２の出力レベルか・インバータ７
−２のスレショルドレベルＶｔより低ければ７−２の出
力か“’Ｉ−１” 、７−１の出力がＬ゛となってトラ
ンジスタ９−１がオン、トランジスタ５−２のゲートは
直流電圧源８のレベルとなる。
なおインバータ７−１．７−２の特性は第３図に示すよ
うになっている。入力電圧がスレショルド電圧Ｖｔを境
界としてより低く”Ｌ”のとき、出力が“°Ｈ′°とな
り、入力がＶｔより高＜ ”Ｉ−Ｉ”のとき出力がＬ”
となる。
うになっている。入力電圧がスレショルド電圧Ｖｔを境
界としてより低く”Ｌ”のとき、出力が“°Ｈ′°とな
り、入力がＶｔより高＜ ”Ｉ−Ｉ”のとき出力がＬ”
となる。
トランジスタ５−２の出力レベルか若しインバータ７−
２のスレショルドレベルＶｔより高くなると、インバー
タ７−２の出力が゛エフ°’ 、７−１の出力が” Ｔ
−１” となってトランジスタ９−２１がオン、Ｉ・ラ
ンジスタ５−２のゲートは直流電圧源８の電圧■。わが
ら、トランジスタ９−２２のスレショルド電圧Ｖｔを引
いた値となって、電圧源８の電圧より低値となる。その
ためトランジスタ５−２の出力電流は第４図に示すよう
にＩ。ＭＡＸよりΔＩｏだけ小となっている。このよう
にしてトランジスタ５−２に対し、たとえ■。ＭＡＸを
流し続けるような電源の大電圧が印加されたときもゲー
ト電圧を低下させるから、出力電流を抑えることが出来
る。
２のスレショルドレベルＶｔより高くなると、インバー
タ７−２の出力が゛エフ°’ 、７−１の出力が” Ｔ
−１” となってトランジスタ９−２１がオン、Ｉ・ラ
ンジスタ５−２のゲートは直流電圧源８の電圧■。わが
ら、トランジスタ９−２２のスレショルド電圧Ｖｔを引
いた値となって、電圧源８の電圧より低値となる。その
ためトランジスタ５−２の出力電流は第４図に示すよう
にＩ。ＭＡＸよりΔＩｏだけ小となっている。このよう
にしてトランジスタ５−２に対し、たとえ■。ＭＡＸを
流し続けるような電源の大電圧が印加されたときもゲー
ト電圧を低下させるから、出力電流を抑えることが出来
る。
なお以上はトランジスタ５−２に対しての回路構成とそ
の動作について説明したが、トランジスタ５−１に対し
ても同様な回路構成を設けることが望ましい。
の動作について説明したが、トランジスタ５−１に対し
ても同様な回路構成を設けることが望ましい。
次に第５図は本発明の他の実施例の要部構成を示す図で
ある。即ち、直流電圧源８として電圧の異なるもの８−
１．８−２を用意し、トランジスタ９−２は単一として
第２図と同様に接続する。電圧源８１、８−２の電圧と
して、例えば８−１の方が高く、８−２の電圧は８ｉの
電圧よりトランジスタ９−２のスレショルド電圧Ｖｔを
引いた値とする。そのためトランジスタ９−１．９−２
のオン・オフが、インバータ７−１．７−２により第２
図と同様に制御されたとき、トランジスタ５−２が過大
電流の流れる１：とから保護される。
ある。即ち、直流電圧源８として電圧の異なるもの８−
１．８−２を用意し、トランジスタ９−２は単一として
第２図と同様に接続する。電圧源８１、８−２の電圧と
して、例えば８−１の方が高く、８−２の電圧は８ｉの
電圧よりトランジスタ９−２のスレショルド電圧Ｖｔを
引いた値とする。そのためトランジスタ９−１．９−２
のオン・オフが、インバータ７−１．７−２により第２
図と同様に制御されたとき、トランジスタ５−２が過大
電流の流れる１：とから保護される。
このようにして本発明によると、出力バッファに過大直
流電圧が印加されたとき、過大電流の流れることが有効
に防止できるため、従来のように出力バッファを大きな
サイズのものとする必要がない。小面積の回路を追加す
るのみて良いから、製造工程上に不都合の起こることが
少ない。
流電圧が印加されたとき、過大電流の流れることが有効
に防止できるため、従来のように出力バッファを大きな
サイズのものとする必要がない。小面積の回路を追加す
るのみて良いから、製造工程上に不都合の起こることが
少ない。
第１図は本発明の原理構成を示す図、
第２図は本発明の実施例の構成を示す図、第３図第２図
中インバータの特性を示す図、第４図は同出力トランジ
スタの動作を示す図、第５図は本発明の他の実施例の構
成を示す図、第６図はＬＳＩ基板の構成を示す図、 第７図は従来のトランジスタ出力回路を示す図、第８図
・第９図・第１０図は第７図の動作特性を示す図である
。 ２−Ｌ Ｓ Ｉ内部回路 ３−・出力回路 ４−負荷 ５−・出力バッファ ６−・−第１の直流電源線 ７−過電圧検出部 ８ ・第２の直流電源線 ９・印加電圧切換回路 特許出願人 富士通株式会社 代 理 人 弁理士 鈴木栄祐 十問
中インバータの特性を示す図、第４図は同出力トランジ
スタの動作を示す図、第５図は本発明の他の実施例の構
成を示す図、第６図はＬＳＩ基板の構成を示す図、 第７図は従来のトランジスタ出力回路を示す図、第８図
・第９図・第１０図は第７図の動作特性を示す図である
。 ２−Ｌ Ｓ Ｉ内部回路 ３−・出力回路 ４−負荷 ５−・出力バッファ ６−・−第１の直流電源線 ７−過電圧検出部 ８ ・第２の直流電源線 ９・印加電圧切換回路 特許出願人 富士通株式会社 代 理 人 弁理士 鈴木栄祐 十問
Claims (1)
- 【特許請求の範囲】 １、ＬＳＩ内部回路（２）の出力信号を増幅する出力回
路（３）において、 第１及び第２電源線間に設けられた出力バッファ（５）
の該第１の電源線（６）に対して、該第１の電源線（６
）に印加される電圧が過電圧であることを検出する過電
圧検出部（７）と、 該過電圧検出部（７）の検出出力により、出力バッファ
に第３の電源線（８）から供給される電源電圧を低電圧
にならしめるように切換える切換え回路（９）とを具備
すること を特徴とする出力回路。 ２、請求項第１項記載の出力回路において、前記切換え
回路は前記電源供給電圧を異なる電圧だけレベルシフト
する複数のレベルシフト回路を有し、前記過電圧検出部
の出力により所定のレベルシフト回路のみを導通状態に
制御することを特徴とする出力回路。 ３、請求項第１項記載の出力回路において、前記切換え
回路は異なる電源電圧の印加される端子を複数有し、前
記過電圧検出部の検出出力により、所定の電源電圧端子
と出力バッファとを接続することを特徴とする出力回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2191135A JPH0479410A (ja) | 1990-07-19 | 1990-07-19 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2191135A JPH0479410A (ja) | 1990-07-19 | 1990-07-19 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0479410A true JPH0479410A (ja) | 1992-03-12 |
Family
ID=16269467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2191135A Pending JPH0479410A (ja) | 1990-07-19 | 1990-07-19 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0479410A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104213201A (zh) * | 2014-09-01 | 2014-12-17 | 贵州黄平县海翔丝绸有限公司 | 一种杆茧壳缫丝的方法 |
-
1990
- 1990-07-19 JP JP2191135A patent/JPH0479410A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104213201A (zh) * | 2014-09-01 | 2014-12-17 | 贵州黄平县海翔丝绸有限公司 | 一种杆茧壳缫丝的方法 |
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