JPH047865A - Lead frame and semiconductor integrated circuit device using the same - Google Patents

Lead frame and semiconductor integrated circuit device using the same

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JPH047865A
JPH047865A JP10924390A JP10924390A JPH047865A JP H047865 A JPH047865 A JP H047865A JP 10924390 A JP10924390 A JP 10924390A JP 10924390 A JP10924390 A JP 10924390A JP H047865 A JPH047865 A JP H047865A
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JP
Japan
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lead
guard ring
lead frame
test pads
leads
Prior art date
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Pending
Application number
JP10924390A
Other languages
Japanese (ja)
Inventor
Yasuhisa Hagiwara
靖久 萩原
Hiroshi Kawakubo
川窪 浩
Seiichi Ichihara
誠一 市原
Hiroshi Ono
浩 大野
Hiromichi Suzuki
博通 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Microcomputer System Ltd
Hitachi Ltd
Original Assignee
Hitachi Ltd
Hitachi Microcomputer Engineering Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd, Hitachi Microcomputer Engineering Ltd filed Critical Hitachi Ltd
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Publication of JPH047865A publication Critical patent/JPH047865A/en
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  • Lead Frames For Integrated Circuits (AREA)

Abstract

PURPOSE:To facilitate handling and testing, and realize a multipin LSI package, by arranging test pads on one surface of a guard ring. CONSTITUTION:Test pads 7 are arranged on one surface of a frame type guard ring 6 for fixing an outer lead part 3b. Hence, when selection work such as testing and screening is performed, it is not necessary to bring a prove directly into contact with the outer lead part, so that the deformation defect of lead in a selection process can be surely prevented. Further, since the handling of lead frames is facilitated, the deformation defect of lead at the time of carriage or the like can be surely prevented. Thereby, when the plate thickness of a lead frame is extremely reduced, and the width of a lead and the pitch between leads are made small, the warp and the deformation of the lead can be prevented, and handling can be surely performed. Thus a multipin LSI can be realized.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、リードフレームおよびそれを用いた半導体集
積回路装置に関し、特にLSIパフケージの多ピン化に
適用して有効な技術に関するものである。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a lead frame and a semiconductor integrated circuit device using the lead frame, and particularly to a technique that is effective when applied to increasing the number of pins in an LSI puff cage.

〔従来の技術〕[Conventional technology]

コンピュータを始めとする各種電子機器の高機能化に伴
い、マイクロコンピュータやゲートアレイなどの集積回
路を形成した半導体チップを封止するLSIパッケージ
の多ピン化が急速に進行している。多ビン化に好適なL
SIパッケージの代表的なものとしては、Q F P 
(quad flat package)が知られてい
る。
2. Description of the Related Art With the increasing functionality of various electronic devices such as computers, the number of pins in LSI packages that encapsulate semiconductor chips forming integrated circuits such as microcomputers and gate arrays is rapidly increasing. L suitable for multiple bins
Typical SI packages include QFP
(quad flat package) is known.

上記QFPの一種にガードリング(Guardring
)QFP (GQFP)がある(日本電子機械工業会規
格BD−7414集積回路外形通則)。GQFPは、組
立て工程でのハンドリングやテスティングを容易にする
ために、リードフレームのアウターリード部の外側にモ
ールドされた枠状のガードリングを設けたものである。
Guardring is a type of QFP mentioned above.
) QFP (GQFP) (Japan Electronics Industry Association standard BD-7414 general rules for integrated circuit external shapes). GQFP has a frame-shaped guard ring molded on the outside of the outer lead portion of the lead frame to facilitate handling and testing during the assembly process.

このガードリングは、パッケージ本体を基板に実装する
前にリードから切り落とされ、この時アウターリード部
のフォーミングが行われる。
This guard ring is cut off from the leads before the package body is mounted on the board, and at this time the outer lead portion is formed.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

ところが、従来のGQFPはガードリングの外縁に沿っ
て一列にテストパッドを設けているため、テストパッド
のピッチの狭小化に限界があり、ピン数の多いQFPに
は適用することができないという欠点があった。
However, because conventional GQFPs have test pads arranged in a row along the outer edge of the guard ring, there is a limit to how narrow the pitch of the test pads can be, and this method cannot be applied to QFPs with a large number of pins. there were.

本発明は上記した問題点に着目してなされたものであり
、その目的はLSIパッケージの多ピン化を促進するこ
とのできる技術を提供することにある。
The present invention has been made in view of the above-mentioned problems, and its purpose is to provide a technique that can promote the increase in the number of pins in LSI packages.

本発明の他の目的は、LSIパッケージのハンドリング
やテスティングを容易にすることのできる技術を提供す
ることにある。
Another object of the present invention is to provide a technique that can facilitate handling and testing of LSI packages.

本発明の他の目的は、LSIパッケージの実装密度を向
上させることのできる技術を提供することにある。
Another object of the present invention is to provide a technique that can improve the packaging density of LSI packages.

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述ふよび添付図面から明らかになるであろう
The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.

〔課題を解決するための手段〕 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、次のとおりである。
[Means for Solving the Problems] Among the inventions disclosed in this application, a brief overview of typical inventions is as follows.

(1)、本願の一発明は、アウターリード部を固定する
枠状のガードリングの一面に、上記アウターリード部と
電気的に接続されたテストパッドを設けたリードフレー
ムである。
(1) One invention of the present application is a lead frame in which a test pad electrically connected to the outer lead portion is provided on one surface of a frame-shaped guard ring that fixes the outer lead portion.

(2)1本願の他の発明は、上記テストパッドを千鳥状
に配列したリードフレームである。
(2) Another invention of the present application is a lead frame in which the test pads are arranged in a staggered manner.

(3)1本願の他の発明は、上記テストパッドを上記ガ
ードリングの両面に設けたリードフレームである。
(3) Another invention of the present application is a lead frame in which the test pads are provided on both sides of the guard ring.

〔作用〕[Effect]

上記した手段(1)によれば、ガードリングの一面にテ
ストパッドを設けることにより、テスティングやスクリ
ーニングなどの選別作業を行う際、アウターリード部に
直接プローブを接触させなくともよいので、選別工程に
おけるリードの変形不良を確実に防止することができる
。また、アウターリード部の外側にガードリングを設け
、変形し易いリードを保護することにより、リードフレ
ームのハンドリングが容易になるため、搬送時などにお
けるリードの変形不良を確実に防止することができる。
According to the above-mentioned means (1), by providing a test pad on one side of the guard ring, when performing selection work such as testing or screening, there is no need to directly contact the probe with the outer lead part, so the selection process Deformation defects of the leads can be reliably prevented. Further, by providing a guard ring on the outside of the outer lead portion to protect the easily deformable leads, the lead frame can be easily handled, and deformation defects of the leads during transportation can be reliably prevented.

また、リードフレームの板厚を極めて薄くしてリードの
輻およびリード間のピッチを狭小化した場合においても
、リードの反りや変形を防止し、ハンドリングを確実に
行うことができるので、L S I パッケージの多ビ
ン化を実現することができる。また、LSIパッケージ
を基板に実装する際、ガードリングをリードから切り落
とさずに残しておき、テストパッドをパッケージの外部
端子としてそのまま利用することにより、アウターリー
ド部の切断工程やフォーミング工程が不要となる。
Furthermore, even when the thickness of the lead frame is made extremely thin to reduce the radius of the leads and the pitch between the leads, warpage and deformation of the leads can be prevented and handling can be performed reliably. It is possible to realize multi-bin packaging. Additionally, when mounting an LSI package on a board, the guard ring is left uncut from the leads and the test pads are used as external terminals of the package, thereby eliminating the need for cutting or forming the outer leads. .

上記した手段(2)によれば、テストパッドを千鳥状に
配列することにより、一定面積のガードリング面内に多
数のテストパッドを配置することができるので、LSI
パッケージの多ピン化を容易に実現することができる。
According to the above-mentioned means (2), by arranging the test pads in a staggered manner, it is possible to arrange a large number of test pads within a fixed area of the guard ring surface.
It is possible to easily increase the number of pins in a package.

上記した手段(3)によれば、テストパッドをガードリ
ングの両面に設けることにより、テストパッドをガード
リングの一面にのみ設ける場合に比べて、一定面積のガ
ードリング面に配置することのできるテストパッドの数
を倍増することができるので、LSIパッケージの多ピ
ン化をさらに促進することができる。また、ガードリン
グの両面に設けたテストパッドをパッケージの外部端子
としてそのまま利用することにより、LSIパッケージ
の多段実装が可能となるので、LSIパッケージの実装
密度を向上させることができる。
According to the above-mentioned means (3), by providing the test pads on both sides of the guard ring, the test can be placed on a fixed area of the guard ring surface, compared to the case where the test pads are provided only on one side of the guard ring. Since the number of pads can be doubled, it is possible to further increase the number of pins in an LSI package. Further, by using the test pads provided on both sides of the guard ring as they are as external terminals of the package, it is possible to mount the LSI package in multiple stages, thereby improving the packaging density of the LSI package.

〔実施例1〕 第1図は、本実施例1のリードフレームの平面図、第2
図は、第1図の■−■線における断面図である。
[Example 1] Figure 1 is a plan view of the lead frame of Example 1,
The figure is a sectional view taken along the line ■-■ in FIG.

本実施例1のリードフレームlは、例えば表面実装形L
SIパッケージの一種であるQFPの組立てに用いられ
るものである。このリードフレーム1の中央部には、半
導体チップを搭載する矩形のタブ2が設けられている。
The lead frame l of this embodiment 1 is, for example, a surface mount type L.
This is used for assembling QFP, which is a type of SI package. A rectangular tab 2 on which a semiconductor chip is mounted is provided in the center of the lead frame 1.

タブ2の周囲には、多数本のり一ド3がタブ2の周囲を
囲むように配設されている。リード3の中途部には、リ
ード3を支持する枠状のダム4が形成されて右り、タブ
2とダム4との間には、タブ2を支持する四本のタブ吊
りリード5が架設されている。リード3はパッケージの
内部に封止される領域と外部に露出する領域との境界と
なるモールドラインMの内側をインナーリード部3as
外側をアウターリード部3bとそれぞれ称している。上
記タブ2、リード3、ダム4およびタブ吊りリード5は
、4270イあるいは銅などの導電材料からなるフープ
材をプレス加工してパターン形成される。
A large number of glue sticks 3 are arranged around the tab 2 so as to surround the tab 2. A frame-shaped dam 4 that supports the lead 3 is formed in the middle of the lead 3, and four tab suspension leads 5 that support the tab 2 are installed between the tab 2 and the dam 4. has been done. The lead 3 extends inside the mold line M, which is the boundary between the area sealed inside the package and the area exposed to the outside, as an inner lead part 3as.
The outer sides are respectively referred to as outer lead portions 3b. The tab 2, lead 3, dam 4, and tab suspension lead 5 are patterned by pressing a hoop material made of a conductive material such as 4270 mm or copper.

本実施例1のリードフレーム1は、アウターリード部3
bの外側に、アウターリード部3bを固定する四角枠状
のガードリング6が設けられている。このガードリング
6は、例えばガラス繊維を含浸させたエポキシ樹脂(ガ
ラエポ)などの絶縁板からなる。また、ガードリング6
の一面には、アウターリード部3bと電気的に接続され
たテストパッド7が設けられている。このテストパッド
7は、例えば表面に半田メツキを施した銅などの金属か
らなる。テストパッド7の数はリード30本数に対応し
、一つのテストパッド7は一本のリード3とのみ接続さ
れている。テストパッド7とリード3との電気的接続は
、例えば第2図に示すように、内部にメツキ層を設けた
スルーホール8などを通じて行われる。これらのテスト
パッド7は、特に制限されないが、本実施例1において
は第1図に示すように、千鳥状に配列されている。
The lead frame 1 of this embodiment 1 has an outer lead portion 3
A guard ring 6 in the shape of a rectangular frame is provided on the outside of b to fix the outer lead portion 3b. The guard ring 6 is made of an insulating plate made of, for example, epoxy resin (glass epoxy) impregnated with glass fiber. Also, guard ring 6
A test pad 7 electrically connected to the outer lead portion 3b is provided on one surface. The test pad 7 is made of a metal such as copper whose surface is soldered. The number of test pads 7 corresponds to the number of 30 leads, and one test pad 7 is connected to only one lead 3. The electrical connection between the test pad 7 and the lead 3 is made, for example, through a through hole 8 having a plating layer provided therein, as shown in FIG. Although not particularly limited, these test pads 7 are arranged in a staggered manner in the first embodiment as shown in FIG.

第3図に示すように、上記リードフレーム1は上記した
各部によって構成される単位フレームを一方向に複数個
(図では3個)連設してなる。上記ガードリング6とア
ウターリード部3bとは、単位フレーム毎に接着剤など
によって接着されている。
As shown in FIG. 3, the lead frame 1 is made up of a plurality (three in the figure) of unit frames each made up of the above-mentioned parts arranged in series in one direction. The guard ring 6 and the outer lead portion 3b are bonded to each unit frame using an adhesive or the like.

第4図は、上記リードフレーム1を用いて組立てられた
QFPの半完成品である。リードフレーム1のタブ2に
は、論理LSIなどが形成された半導体チップ9が搭載
されており、チップ9のポンディングパッド10とリー
ド3のインナーリード部3aとの間には、Au5(:u
またはΔlからなるワイヤ11がボンディングされてい
る。チップ9、タブ2、ワイヤ11およびインナーリー
ド部3aは、エポキシ樹脂などの合成樹脂からなるパッ
ケージ本体12の内部に封止されている。パッケージ本
体12の外部には、アウターリード部3bおよびアウタ
ーリード部3bを固定するガードリング6のみが残され
、他の部材はプレスによって切断、除去されている。
FIG. 4 shows a semi-finished QFP assembled using the lead frame 1 described above. A semiconductor chip 9 on which a logic LSI or the like is formed is mounted on the tab 2 of the lead frame 1, and an Au5 (:u
Alternatively, a wire 11 made of Δl is bonded. The chip 9, tab 2, wire 11, and inner lead portion 3a are sealed inside a package body 12 made of synthetic resin such as epoxy resin. Only the outer lead portion 3b and the guard ring 6 for fixing the outer lead portion 3b are left on the outside of the package body 12, and the other members are cut and removed by a press.

本実施例1のリードフレーム1は、ガードリング6の一
面にテストパッド7を設けているため、QFPの選別作
業を行う際は、このテストパッド7にプローブを接触さ
せればよい。すなわち、本実施例1のリードフレーム1
は、テスティングやスクリーニングなどの選別作業を行
う際、アウターリード部3bに直接プローブを接触させ
なくともよいので、選別工程におけるリード3の変形不
良を確実に防止することができ、QFPの組立て歩留り
を向上させることができる。
In the lead frame 1 of the first embodiment, the test pad 7 is provided on one side of the guard ring 6, so when performing QFP selection work, it is sufficient to bring the probe into contact with the test pad 7. That is, the lead frame 1 of Example 1
Since the probe does not have to come into direct contact with the outer lead part 3b when performing screening work such as testing or screening, it is possible to reliably prevent deformation of the leads 3 during the screening process, and improve the QFP assembly yield. can be improved.

本実施例1のリードフレーム1は、アウターリード部3
bの外側にガードリング6を設け、その内側の変形し易
いリード3を保護しているので、リードフレーム1をペ
レット付は工程、ワイヤボンディング工程、モールド工
程、切断工程へと順次搬送する際のハンドリングが容易
になる。これにより、搬送時におけるリード3の変形不
良を確実に防止することができるので、QFPの組立て
歩留りを向上させることができる。
The lead frame 1 of this embodiment 1 has an outer lead portion 3
A guard ring 6 is provided on the outside of b to protect the easily deformable leads 3 inside the guard ring 6, so that it is easy to transport the lead frame 1 sequentially through the pellet attachment process, wire bonding process, molding process, and cutting process. Handling becomes easier. This makes it possible to reliably prevent deformation of the leads 3 during transportation, thereby improving the QFP assembly yield.

本実施例1のリードフレーム1は、アウターリード部3
bをガードリング6で固定することにより、リード3の
幅およびリード3間のピッチを狭小化するために板厚が
100μm以下の極めて薄いフープ材を使用した場合に
おいても、リード30反りや変形を防止し、ハンドリン
グを確実に行うことができるので、QFPの多ピン化を
実現することができる。
The lead frame 1 of this embodiment 1 has an outer lead portion 3
By fixing b with the guard ring 6, even if an extremely thin hoop material with a thickness of 100 μm or less is used to narrow the width of the leads 3 and the pitch between the leads 3, warpage and deformation of the leads 30 can be prevented. Since the problem can be prevented and handling can be performed reliably, it is possible to realize a QFP with a large number of pins.

本実施例1のリードフレーム1は、テストパッド7を千
鳥状に配列することにより、一定面積のガードリング6
面に(テストパッド7を一列に配列する場合よりも)多
数のテストパッド7を配置することができるので、QF
Pの多ピン化を容易に実現することができる。なお、本
実施例1においては、テストパッド7をガードリング6
の一面にのみ設けた場合について説明したが、これに限
定されるものではなく、テストパッド7をガードリング
6の両面に設けることもできる。このようにすると、テ
ストパッド7をガードリング6の一面にのみ設ける場合
に比べて、一定面積のガードリング6面に配置すること
のできるテストパッド7の数が倍増するので、QFPの
多ピン化をさらに促進することができる。
The lead frame 1 of the first embodiment has a guard ring 6 of a constant area by arranging the test pads 7 in a staggered manner.
QF
It is possible to easily increase the number of pins of P. In the first embodiment, the test pad 7 is connected to the guard ring 6.
Although a case has been described in which the test pads 7 are provided only on one side of the guard ring 6, the test pads 7 are not limited to this, and the test pads 7 may be provided on both sides of the guard ring 6. In this way, the number of test pads 7 that can be placed on a fixed area of the guard ring 6 is doubled compared to the case where the test pads 7 are provided only on one side of the guard ring 6, so the number of pins of the QFP can be increased. can be further promoted.

第4図に示すQFPの半完成品は、テスティングやスク
リーニングによって良品を選別した後、例えば基板実装
メーカーに出荷される。このQFPは、アウターリード
部3bがガードリング6によって保護されているので、
搬送時におけるり−ド3の変形不良が確実に防止される
。ガードリング6は、QFPを基板に実装する直前にア
ウターリード部3bから切断、除去され、この時アウタ
ーリード部3bのフォーミングが行われる。
The semi-finished QFP products shown in FIG. 4 are shipped to, for example, a board mounting manufacturer after selecting good products through testing and screening. In this QFP, since the outer lead portion 3b is protected by the guard ring 6,
Defects in deformation of the board 3 during transportation are reliably prevented. The guard ring 6 is cut and removed from the outer lead portion 3b immediately before mounting the QFP on the board, and at this time the outer lead portion 3b is formed.

第4図に示すQFPの半完成品は、これをそのまま完成
品として利用することもできる。すなわち第5図に示す
ように、QFPを基板13に実装する際、ガードリング
6をアウターリード部3bから切断、除去せずにそのま
ま残しておく。そして、ガードリング6に設けたテスト
パッド7をQFPの外部端子として利用し、これを基板
13の電極(フットプリント)14に半田付けしてもよ
い。このような実装方法を用いた場合には、ガードリン
グ6をアウターリード部3bから切断、除去する工程や
、アウターリード部3のフォーミング工程を省略するこ
とができる。
The semi-finished QFP shown in FIG. 4 can also be used as a finished product. That is, as shown in FIG. 5, when mounting the QFP on the substrate 13, the guard ring 6 is left as it is without being cut or removed from the outer lead portion 3b. Then, the test pad 7 provided on the guard ring 6 may be used as an external terminal of the QFP, and this may be soldered to the electrode (footprint) 14 of the substrate 13. When such a mounting method is used, the step of cutting and removing the guard ring 6 from the outer lead portion 3b and the step of forming the outer lead portion 3 can be omitted.

〔実施例2〕 第6図は、ガードリング6の両面に一対のテストパッド
7.7を設け、この一対のテストパッド7.7を一本の
リード3に接続した例を示している。この場合も、上下
一対のテストパッド7.7とリード3との電気的接続は
、内部にメツキ層を設けたスルーホール8などを通じて
行われる。
[Embodiment 2] FIG. 6 shows an example in which a pair of test pads 7.7 are provided on both sides of the guard ring 6, and the pair of test pads 7.7 are connected to one lead 3. In this case as well, the electrical connection between the pair of upper and lower test pads 7.7 and the leads 3 is made through the through holes 8 having a plating layer provided inside.

このようにすると、図に示すように、一対のテストパッ
ド7.7をQFPの外部端子としてそのまま利用するこ
とにより、QFPの多段実装が可能となるため、その実
装密度を向上させることができる。
In this way, as shown in the figure, by using the pair of test pads 7.7 as external terminals of the QFP, it becomes possible to mount the QFP in multiple stages, thereby improving the packaging density.

以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例1.2に限定
されるものではなく、その要旨を逸脱しない範囲で種々
変更可能であることはいうまでもない。
The invention made by the present inventor has been specifically explained based on Examples above, but the present invention is not limited to Examples 1 and 2, and can be modified in various ways without departing from the gist thereof. Needless to say.

ガードリングは、合成樹脂に限定されるものではなく、
例えばセラミックなどの絶縁材料で構成してもよい。
Guard rings are not limited to synthetic resin;
For example, it may be made of an insulating material such as ceramic.

テストパッドの配置は、千鳥状に限定されるものではな
く、任意である。
The arrangement of the test pads is not limited to a staggered pattern, but is arbitrary.

パッケージは、QFPに限定されるものではなく、樹脂
モールドパッケージ全般に適用することができる。また
、第7図に示すように、セラミックなどの絶縁材料で構
成したパッケージ基板15とキャップ16とによって密
閉されたキャビティ内に半導体チップ9を封止したパッ
ケージ構造を有する半導体集積回路装置に適用すること
もできる。
The package is not limited to QFP, and can be applied to resin mold packages in general. Further, as shown in FIG. 7, the present invention is applied to a semiconductor integrated circuit device having a package structure in which a semiconductor chip 9 is sealed in a cavity sealed by a package substrate 15 made of an insulating material such as ceramic and a cap 16. You can also do that.

〔発明の効果〕〔Effect of the invention〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
A brief explanation of the effects obtained by typical inventions disclosed in this application is as follows.

(1)、アウターリード部を固定する棒状のガードリン
グの一面に、上記アウターリード部と電気的に接続され
たテストパッドを設けた本発明のリードフレームによれ
ば、選別工程や搬送工程でのリードの変形不良を確実に
防止することができるので、LSIパッケージの組立て
歩留りを向上させることができる。
(1) According to the lead frame of the present invention, in which a test pad electrically connected to the outer lead portion is provided on one surface of a rod-shaped guard ring that fixes the outer lead portion, Since lead deformation defects can be reliably prevented, the assembly yield of LSI packages can be improved.

また、リードフレームの板厚を極めて薄くしてリードの
幅およびリード間のピッチを狭小化した場合においても
、リードの反りや変形を防止し、ハンドリングを確実に
行うことができるので、LSIパッケージの多ピン化を
実現することができる。
Furthermore, even when the thickness of the lead frame is made extremely thin to reduce the width of the leads and the pitch between the leads, warpage and deformation of the leads can be prevented and handling can be performed reliably. A large number of pins can be achieved.

また、LSIパッケージを基板に実装する際、ガードリ
ングをリードから切り落とさずに残しておき、テストパ
ッドをパッケージの外部端子としてそのまま利用するこ
とにより、アウターリード部の切断工程やフォーミング
工程を省略することができる。
Furthermore, when mounting an LSI package on a board, the guard ring is left uncut from the leads and the test pads are used as external terminals of the package, thereby eliminating the cutting and forming processes for the outer leads. I can do it.

(2)、上記テストパッドを千鳥状に配列した本発明の
リードフレームによれば、一定面積のガードリング面に
多数のテストパッドを配置することができるので、上記
LSIパッケージの多ピン化を容易に実現することがで
きる。
(2) According to the lead frame of the present invention in which the test pads are arranged in a staggered manner, a large number of test pads can be arranged on a guard ring surface of a constant area, so it is easy to increase the number of pins in the LSI package. can be realized.

(3)、上記テストパッドをガードリングの両面に設け
た本発明のリードフレームによれば、テストパッドをガ
ードリングの一面にのみ設けた場合に比べて、一定面積
のガードリング面に配置することのできるテストパッド
の数が倍増するので、LSIパッケージの多ビン化をさ
らに促進することができる。また、ガードリングの両面
に設けたテストパッドをパッケージの外部端子としてそ
のまま利用することにより、LSIパッケージの多段実
装が可能となるので、LSIパッケージの実装密度を向
上させることができる。
(3) According to the lead frame of the present invention in which the test pads are provided on both sides of the guard ring, it is possible to arrange the test pads on a constant area of the guard ring surface compared to the case where the test pads are provided only on one side of the guard ring. Since the number of test pads that can be used is doubled, it is possible to further increase the number of bins in LSI packages. Further, by using the test pads provided on both sides of the guard ring as they are as external terminals of the package, it is possible to mount the LSI package in multiple stages, thereby improving the packaging density of the LSI package.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は、本発明の一実施例であるリードフレームの平
面図、 第2図は、第1図の■−■線における断面図、第3図は
、このリードフレームの全体平面図、第4図は、このリ
ードフレームを用いて製造された半導体集積回路装置の
平面図、 第5図は、この半導体集積回路装置を基板に実装した状
態を示す断面図、 第6図は、本発明の他の実施例である半導体集積回路装
置を基板に実装した状態を示す断面図、第7図は、本発
明のさらに他の実施例である半導体集積回路装置の断面
図である。 l・・・リードフレーム、2・・・タブ、3・・ ・ 
リード、3a・ ・ ・インナーリード部、3b・・・
アウターリード部、4・・・ダム、5・・・タブ吊りリ
ード、6・・・ガードリング、7・・・テストハツト、
8・・・スルーホール、9・・・半導体チップ、10・
・・ポンディングパッド、11・・・ワイヤ、12・・
・パッケージ本体、13・・・基板、14・・・電極(
フットプリント)、15・・・パッケージ基板、16・
・・キャップ、M・・・モールドライン。 代理人 弁理士 筒 井 大 和
FIG. 1 is a plan view of a lead frame which is an embodiment of the present invention, FIG. 2 is a sectional view taken along the line ■-■ in FIG. 1, and FIG. 4 is a plan view of a semiconductor integrated circuit device manufactured using this lead frame, FIG. 5 is a cross-sectional view showing a state in which this semiconductor integrated circuit device is mounted on a substrate, and FIG. 6 is a plan view of a semiconductor integrated circuit device manufactured using this lead frame. FIG. 7 is a cross-sectional view showing a semiconductor integrated circuit device according to another embodiment mounted on a substrate. FIG. 7 is a cross-sectional view of a semiconductor integrated circuit device according to still another embodiment of the present invention. l...lead frame, 2...tab, 3... ・
Lead, 3a... Inner lead part, 3b...
Outer lead part, 4...Dam, 5...Tab hanging lead, 6...Guard ring, 7...Test hat,
8...Through hole, 9...Semiconductor chip, 10.
...Ponding pad, 11...Wire, 12...
・Package body, 13...substrate, 14...electrode (
footprint), 15... package board, 16.
...Cap, M...Mold line. Agent Patent Attorney Daiwa Tsutsui

Claims (1)

【特許請求の範囲】 1、アウターリード部を固定する枠状のガードリングの
一面に、前記アウターリード部と電気的に接続されたテ
ストパッドを設けたことを特徴とするリードフレーム。 2、前記テストパッドを千鳥状に配列したことを特徴と
する請求項1記載のリードフレーム。 3、前記テストパッドを前記ガードリングの両面に設け
たことを特徴とする請求項1記載のリードフレーム。 4、前記テストパッドがパッケージの外部端子を構成し
ていることを特徴とする請求項1、2または3記載のリ
ードフレームを用いた半導体集積回路装置。
[Scope of Claims] 1. A lead frame characterized in that a test pad electrically connected to the outer lead portion is provided on one surface of a frame-shaped guard ring that fixes the outer lead portion. 2. The lead frame according to claim 1, wherein the test pads are arranged in a staggered manner. 3. The lead frame according to claim 1, wherein the test pads are provided on both sides of the guard ring. 4. A semiconductor integrated circuit device using a lead frame according to claim 1, 2 or 3, wherein the test pad constitutes an external terminal of a package.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5751015A (en) * 1995-11-17 1998-05-12 Micron Technology, Inc. Semiconductor reliability test chip
US5818114A (en) * 1995-05-26 1998-10-06 Hewlett-Packard Company Radially staggered bond pad arrangements for integrated circuit pad circuitry
KR100258350B1 (en) * 1997-05-13 2000-06-01 마이클 디. 오브라이언 Super bga semiconductor package
US12002795B2 (en) 2022-04-13 2024-06-04 Google Llc Pluggable CPU modules with vertical power

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5818114A (en) * 1995-05-26 1998-10-06 Hewlett-Packard Company Radially staggered bond pad arrangements for integrated circuit pad circuitry
US5751015A (en) * 1995-11-17 1998-05-12 Micron Technology, Inc. Semiconductor reliability test chip
US5936260A (en) * 1995-11-17 1999-08-10 Micron Technology, Inc. Semiconductor reliability test chip
US6157046A (en) * 1995-11-17 2000-12-05 Micron Technology, Inc. Semiconductor reliability test chip
US6320201B1 (en) 1995-11-17 2001-11-20 Micron Technology, Inc. Semiconductor reliability test chip
US6538264B2 (en) 1995-11-17 2003-03-25 Micron Technology, Inc. Semiconductor reliability test chip
US6770906B2 (en) 1995-11-17 2004-08-03 Micron Technology, Inc. Semiconductor reliability test chip
KR100258350B1 (en) * 1997-05-13 2000-06-01 마이클 디. 오브라이언 Super bga semiconductor package
US12002795B2 (en) 2022-04-13 2024-06-04 Google Llc Pluggable CPU modules with vertical power

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