JPH0478171A - Semiconductor device - Google Patents
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- JPH0478171A JPH0478171A JP2192790A JP19279090A JPH0478171A JP H0478171 A JPH0478171 A JP H0478171A JP 2192790 A JP2192790 A JP 2192790A JP 19279090 A JP19279090 A JP 19279090A JP H0478171 A JPH0478171 A JP H0478171A
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- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
Abstract
Description
【発明の詳細な説明】
〔概要〕
半導体装置に係り、特にＭＯ８型トランジスタを有する
半導体装置に関し。DETAILED DESCRIPTION OF THE INVENTION [Summary] The present invention relates to a semiconductor device, and particularly to a semiconductor device having an MO8 type transistor.
素子領域とフィールド酸化膜の境界の段差部でゲート酸
化膜に絶縁破壊が生じるのを防止することを目的とし。The purpose of this is to prevent dielectric breakdown in the gate oxide film at the step between the element region and the field oxide film.
フィールド酸化膜を有する半導体基板表面において、該
フィールド酸化膜が存在しない領域に。On the surface of a semiconductor substrate having a field oxide film, in an area where the field oxide film does not exist.
ゲート酸化膜を介して形成されたリング状のゲート電極
と、少なくとも該フィールド酸化膜と該ゲート電極とを
含む該半導体基板上に形成され、該ゲート電極上にコン
タクトホールを有する絶縁膜と２該コンタクトホールを
埋め込み、該絶縁膜上に展延する配線とを有する半導体
装置により構成する。a ring-shaped gate electrode formed through a gate oxide film, an insulating film formed on the semiconductor substrate including at least the field oxide film and the gate electrode, and having a contact hole on the gate electrode; It is constituted by a semiconductor device having a contact hole buried therein and wiring extending over the insulating film.
また、異なる複数のゲート電極を有し、少なくとも一対
のゲート電極は、前記フィールド酸化膜上において前記
絶縁膜を介して形成された配線により接続されている半
導体装置により構成する。Further, the semiconductor device includes a plurality of different gate electrodes, and at least one pair of gate electrodes are connected by a wiring formed on the field oxide film via the insulating film.
また、異なる複数のゲート電極を有し、第２のゲート電
極は第１のゲート電極の内側に形成されている半導体装
置により構成する。Further, the semiconductor device includes a plurality of different gate electrodes, and the second gate electrode is formed inside the first gate electrode.
本発明は半導体装置に係り、特にＭＯ８型トランジスタ
を有する半導体装置に関する。The present invention relates to a semiconductor device, and particularly to a semiconductor device having an MO8 type transistor.
第４図は従来のＣＭＯＳインバータを説明するための図
で、（ａ）は平面図、（ｂ）はＡ−Ａ断面図を示し、■
は半導体基板、２はフィールド酸化膜。FIG. 4 is a diagram for explaining a conventional CMOS inverter, in which (a) shows a plan view, (b) shows a sectional view taken along line A-A, and
is a semiconductor substrate, and 2 is a field oxide film.
３は素子領域、４はゲート酸化膜、５はゲート電極、６
はソース領域、７はドレイン領域、８はコンタクトホー
ル、９は絶縁膜、 １０は配線を表す。3 is an element region, 4 is a gate oxide film, 5 is a gate electrode, 6
is a source region, 7 is a drain region, 8 is a contact hole, 9 is an insulating film, and 10 is a wiring.
ゲート電極５は９例えばポリＳｉで形成され。The gate electrode 5 is made of poly-Si, for example.
フィールド酸化膜２上に引き出され、そこで絶縁膜９に
形成されたコンタクトホール８を埋め込む配線ＩＯに接
続するっ配線ＩＯは１例えばＡＩで形成され、外部信号
線に接続する。The wiring IO drawn out onto the field oxide film 2 and connected there to the wiring IO filling the contact hole 8 formed in the insulating film 9 is made of, for example, AI, and is connected to an external signal line.
ところで、ケート電極５が素子領域３上からフィールド
酸化膜２上に移行する部分に段差があり。Incidentally, there is a step difference in the portion where the gate electrode 5 transitions from above the element region 3 to above the field oxide film 2.
ゲート電極５はそこで急に折れ曲がる。このような部分
には電荷集中が起こり、高電圧がゲート電極５に印加さ
れた場合、その下のゲート酸化膜４に絶縁破壊か起こる
ことがある。The gate electrode 5 bends sharply there. Charge concentration occurs in such a portion, and when a high voltage is applied to the gate electrode 5, dielectric breakdown may occur in the gate oxide film 4 below.
本発明はケート電極５の形状の工夫により、ゲート電極
５がフィールド酸化膜２と交叉しないようにして、ゲー
ト酸化膜４に絶縁破壊が起こらないようにすることを目
的とする。An object of the present invention is to prevent dielectric breakdown from occurring in the gate oxide film 4 by devising the shape of the gate electrode 5 so that the gate electrode 5 does not intersect with the field oxide film 2.
第１図は本発明の半導体装置を説明するための図で、（
ａ）は平面図、（ｂ）は断面図であり１図中の符号は第
４図の符号と同じものを表す。FIG. 1 is a diagram for explaining the semiconductor device of the present invention.
A) is a plan view, and (b) is a cross-sectional view, and the reference numerals in FIG. 1 represent the same reference numerals as in FIG. 4.
上記課題は、フィールド酸化膜２を有する半導体基板１
表面において、該フィールド酸化膜２が存在しない領域
に、ゲート酸化膜４を介して形成されたリング状のゲー
ト電極５と、少なくとも該フィールド酸化膜２と該ゲー
ト電極５とを含む該半導体基板ｌ上に形成され、該ゲー
ト電極５上にコンタクトホール８を有する絶縁膜９と、
該コンタクトホール８を埋め込み、該絶縁膜９上に展延
する配線ｌＯとを有する半導体装置によって解決される
。The above problem is solved by a semiconductor substrate 1 having a field oxide film 2.
A ring-shaped gate electrode 5 is formed on the surface in a region where the field oxide film 2 is not present, with a gate oxide film 4 interposed therebetween, and the semiconductor substrate l includes at least the field oxide film 2 and the gate electrode 5. an insulating film 9 formed thereon and having a contact hole 8 on the gate electrode 5;
The problem is solved by a semiconductor device having a wiring lO that fills the contact hole 8 and extends over the insulating film 9.
また、異なる複数のゲート電極を有し、少なくとも一対
のゲート電極は、前記フィールド酸化膜２上において前
記絶縁膜９を介して形成された配線ＩＯにより接続され
ている半導体装置によって解決される。Further, the present invention is solved by a semiconductor device having a plurality of different gate electrodes, and at least one pair of gate electrodes are connected by a wiring IO formed on the field oxide film 2 via the insulating film 9.
また、異なる複数のゲート電極を有し、第２のゲート電
極Ｇ２は第１のゲート電極Ｇ、の内側に形成されている
半導体装置によって解決される。Further, the problem is solved by a semiconductor device having a plurality of different gate electrodes, in which the second gate electrode G2 is formed inside the first gate electrode G.
本発明では第１図（ａ）、 （ｂ）に示すように、ゲー
ト電極５は素子領域３にゲート酸化膜４を介してリング
状に形成されている。ゲート電極５に囲まれた素子領域
にはソース領域６（またはドレイン領域７）、ゲート電
極５外側の素子領域にはトレイン７（またはソース領域
６）が形成されている。In the present invention, as shown in FIGS. 1(a) and 1(b), a gate electrode 5 is formed in a ring shape in an element region 3 with a gate oxide film 4 interposed therebetween. A source region 6 (or drain region 7) is formed in the device region surrounded by the gate electrode 5, and a train 7 (or source region 6) is formed in the device region outside the gate electrode 5.
ゲート電極、ソース領域、ドレイン領域をこのような形
状と配置にすれば、ゲート電極５はフィールド酸化膜２
上まで引き出す必要がなく９段差部が生じない。したが
って、ゲート電極５に高電圧が印加されてもゲート酸化
膜４に電界集中の生じることがなく、絶縁破壊を生じな
い。If the gate electrode, source region, and drain region are shaped and arranged in this way, the gate electrode 5 becomes the field oxide film 2.
There is no need to pull it out all the way to the top, so there is no 9-step difference. Therefore, even if a high voltage is applied to the gate electrode 5, electric field concentration does not occur in the gate oxide film 4, and dielectric breakdown does not occur.
また、ケート電極５上にコンタクトホール８を埋め込み
、該絶縁膜９上に展延する配線ＩＯはフィールド酸化膜
２上に延びるとしても、絶縁膜９が介在しているから段
差部に電界集中の生じることかない。In addition, even if the contact hole 8 is buried on the gate electrode 5 and the wiring IO extending on the insulating film 9 extends over the field oxide film 2, the electric field will not be concentrated at the step part because the insulating film 9 is interposed. It never happens.
第２図は実施例■を説明するための図で、（ａ）は回路
図、（ｂ）は平面図、（Ｃ）はＡ−Ａ断面図を示す。こ
の例はＣＭＯＳインバータ回路に本発明を適用した例で
あり、 ３ａ、 ５ａ、 ６ａ、 ７ａは、それぞれ、
Ｐチャネルの素子領域、ゲート電極、ソース領域、ドレ
イン領域を表し、 ３ｂ、 ５ｂ、 ６ｂ、 ７ｂはそ
れぞれ、Ｎチャネルの素子領域、ゲート電極。FIG. 2 is a diagram for explaining the embodiment (2), in which (a) is a circuit diagram, (b) is a plan view, and (C) is a sectional view taken along line A-A. This example is an example in which the present invention is applied to a CMOS inverter circuit, and 3a, 5a, 6a, and 7a are respectively
3b, 5b, 6b, and 7b represent an N-channel device region and gate electrode, respectively.
ソース領域、ドレイン領域を表し、８はコンタクトホー
ル、 ｌＯａはゲート配線、 ｌｌａ、 ｌｌｂはソー
ス配線、 １２はドレイン配線を表す。また、Ｇはゲー
ト、Ｓはソース、Ｄはドレインを表す。They represent a source region and a drain region, 8 is a contact hole, lOa is a gate wiring, lla and llb are source wirings, and 12 is a drain wiring. Further, G represents a gate, S represents a source, and D represents a drain.
フィールド酸化膜２の厚さは数千人〜１μｍ程度、ゲー
ト酸化膜４の厚さは５０〜２００人程度である。ゲート
電極５ａ、 ５ｂは厚さ４０００人程度０ポリＳｉ膜を
パターニングして９例えば外枠が正方形で、その−辺の
一部を外側に膨らまし、かつ各コーナ一部を丸め、内枠
が正方形で、かつ各コーナ一部を丸めた形状に形成する
。この形状は、いわば一部分が外側に膨れたトーナッッ
形であるっ上記のようなケート電極５ａ、 ５ｂを用い
た本実施例における半導体装置は１例えば以下のように
して製造する。The thickness of the field oxide film 2 is approximately several thousand to 1 μm, and the thickness of the gate oxide film 4 is approximately 50 to 200. The gate electrodes 5a and 5b are formed by patterning a poly-Si film with a thickness of about 4,000.For example, the outer frame is square, a portion of the sides are bulged outward, and a portion of each corner is rounded, and the inner frame is square. , and each corner is formed into a partially rounded shape. This shape is, so to speak, a tornado shape with a portion bulging outward. The semiconductor device in this embodiment using the above-mentioned gate electrodes 5a and 5b is manufactured, for example, as follows.
ゲート電極５ａ、 ５ｂをマスクにして１例えばほう素
及び燐をイオン注入し、Ｐチャネルのソース領域６ａ及
びトレイン領域７ａ、 Ｎチャネルのソース領域６ｂ及
びトレイン領域７ｂを形成する。Using the gate electrodes 5a and 5b as masks, ions such as boron and phosphorus are implanted to form a P channel source region 6a and a train region 7a, and an N channel source region 6b and train region 7b.
絶縁膜９として全面に１例えば、厚さ８０００〜１００
００人のＰＳＧ膜を形成し、絶縁膜９にゲート電極５ａ
、 ５ｂ、 ソース領域６ａ’、 ６ｂ、 ドレイ
ン領域７ａ。1 on the entire surface as the insulating film 9, for example, with a thickness of 8000 to 100
00 PSG film is formed, and gate electrode 5a is formed on insulating film 9.
, 5b, source regions 6a', 6b, drain region 7a.
７ｂと導通をとるためのコンタクトホール８を形成する
。A contact hole 8 is formed to establish conduction with 7b.
ついで、全面にＡＩをスパッタリングしてそれをパター
ニングし、ゲート配線１０ａ、 ソース配線１１ａ、
ｌｌｂ、 ドレイン配線１２を形成する。Next, AI is sputtered on the entire surface and patterned to form gate wiring 10a, source wiring 11a,
llb, drain wiring 12 is formed.
ゲート電極５ａ、 ５ｂのコーナ一部を丸めるのは。Part of the corners of the gate electrodes 5a and 5b are rounded.
できるだけ電荷の集中を避け、その下のゲート酸化膜４
に絶縁破壊を生じさせないためである。Avoid charge concentration as much as possible, and remove the gate oxide film 4 below.
This is to prevent dielectric breakdown from occurring.
また、第２図はソース領域６ａ、 ６ｂがケート電極５
ａ、 ５ｂに囲まれ、ドレイン領域７ａ、 ７ｂがゲー
ト電極５ａ、 ５ｂの外側に配置されているが、ソース
領域とドレイン領域の配置を逆にしてもよい。Further, in FIG. 2, the source regions 6a and 6b are connected to the gate electrode 5.
Although the drain regions 7a and 7b are located outside the gate electrodes 5a and 5b, the arrangement of the source and drain regions may be reversed.
第３図は実施例■を説明するための図で、 （ａ）。FIG. 3 is a diagram for explaining Example 2, and is (a).
（ｂ）は回路図、（Ｃ）は平面図、（ｄ）はＡ−Ａ断面
図を示す。この例は縦積みトランジスタ回路の例であり
２例えば第１のゲート電極Ｇ、の内側に第２のゲート電
極Ｇ２を形成している。そして、第１のゲート電極Ｇ１
と第２のゲート電極Ｇ２に挟まれた領域には第１のドレ
インＤＩ、第２のゲート電極Ｇ２に囲まれた領域に第２
のドレインＤ２、第１のゲート電極Ｇ、の外側にはそ−
すＳを形成する。この場合も、第１のゲート電極Ｇ１と
第２のゲート電極Ｇｔの各コーナー龍は電荷の集中を避
けるため丸める。(b) shows a circuit diagram, (C) shows a plan view, and (d) shows a sectional view taken along line A-A. This example is an example of a vertically stacked transistor circuit, in which a second gate electrode G2 is formed inside a first gate electrode G, for example. And the first gate electrode G1
The first drain DI is located in the region sandwiched between the gate electrode G2 and the second gate electrode G2, and the second drain DI is located in the region surrounded by the second gate electrode G2.
On the outside of the drain D2 and the first gate electrode G,
form S. Also in this case, each corner of the first gate electrode G1 and the second gate electrode Gt is rounded to avoid concentration of charges.
絶縁膜９として全面に９例えば、厚さ８０００〜１ｏｏ
ｏｏ人のＰＳＧ膜を形成し、絶縁膜９に第１のゲート電
極Ｇ１．第２のゲート電極Ｇ２．ソースＳ、第１のドレ
インＤ＋、第２のドレインＤ２と導通をとるためのコン
タクトホール８を形成する。For example, the thickness of the insulating film 9 is 8000 to 100 mm.
oo PSG film is formed, and the first gate electrode G1. Second gate electrode G2. A contact hole 8 is formed to establish conduction with the source S, the first drain D+, and the second drain D2.
ついで、全面にＡＩをスパッタリングしてそれをパター
ニングし、第１のケート配線ｔａｂ 、第２のゲート配
線１０ｃ 、 ソース配線１１．第１のドレイン配線
１２ａ 、第２のドレイン配線１２ｂを形成する。Next, AI is sputtered on the entire surface and patterned to form the first gate wiring tab, the second gate wiring 10c, the source wiring 11 . A first drain wiring 12a and a second drain wiring 12b are formed.
以上の実施例に見るように、ゲート電極の形状を本発明
のようにすると、信号線とのコンタクトが素子領域内で
とれるので、従来のようにフィールド酸化膜上に張り出
す必要がないから、レイアウトの縮小化にも有効である
。As seen in the above embodiments, when the gate electrode is shaped as in the present invention, contact with the signal line can be made within the element region, so there is no need to protrude over the field oxide film as in the conventional case. It is also effective in reducing layout size.
以上説明したように９本発明によれば、ゲート電極がフ
ィールド酸化膜と交叉しなくなり、ゲートに入る信号線
とのコンタクトを素子領域内でとることができるから、
フィールド酸化膜との境界のゲート酸化膜に過度の電界
集中が生じなくなり。As explained above, according to the present invention, the gate electrode does not intersect with the field oxide film, and contact with the signal line entering the gate can be made within the device region.
Excessive electric field concentration no longer occurs in the gate oxide film at the boundary with the field oxide film.
ゲート酸化膜を絶縁破壊から守ることができる。The gate oxide film can be protected from dielectric breakdown.
第１図は本発明の半導体装置を説明するための図で、（
ａ）は平面図、（ｂ）はＡ−Ａ断面図。
第２図は実施例■を説明するための図で、（ａ）は回路
図、（ｂ）は平面図、（Ｃ）はＡ−Ａ断面図。
第３図は実施例■を説明するための図で、 （ａ）。
（ｂ）は回路図、（Ｃ）は平面図、（ｄ）はＡ−Ａ断面
図。
第４図は従来のＣＭＯＳインバータを説明するための図
で、（ａ）は平面図、（ｂ）はＡ−Ａ断面図である。
図において。
ｌは半導体基板。
２はフィールド酸化膜。
３、３ａ、 ３ｂは素子領域
４はゲート酸化膜。
５、５ａ、 ５ｂはゲート電極。
６、６ａ、 ６ｂはソース領域。
７、７ａ、 ７ｂはドレイン領域。
８はコンタクトホール。
９は絶縁膜。
１０は配線
１．０ａは配線てあってケート配線。
１０ｂは配線であって第１のケート配線。
１０ｃは配線であって第２のゲート配線。
１１、、 ｌｌａ、 ｌｌｂはソース配線。
１２はドレイン配線
１２ａは第１のトレイン配線。
１２ｂは第２のドレイン配線
Ｓはソース。
Ｇはゲート。
Ｄはドレイン。
Ｇ、は第１のゲートであって第１のゲート電極。
Ｇ２は第２のゲートであって第２のゲート電極。
Ｄｌは第１のドレイン。
Ｄ２は第２のトレイン
（αン
Ｃｌ７）
２ト）力１８月）つ−’ｆ−１ｆ＝４≦奎り］乞噛ンＬ
日Ｆｒ１で５升９つノアＥ日７１ 記
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（α）
（し）
資米ｆ）ＣＭＯＳイ〕／バータ乞説ａ８す５１こ〃２罫
＋ 図FIG. 1 is a diagram for explaining the semiconductor device of the present invention.
a) is a plan view, and (b) is a sectional view taken along line A-A. FIG. 2 is a diagram for explaining the embodiment (2), in which (a) is a circuit diagram, (b) is a plan view, and (C) is a sectional view taken along line A-A. FIG. 3 is a diagram for explaining Example 2, (a). (b) is a circuit diagram, (C) is a plan view, and (d) is an AA sectional view. FIG. 4 is a diagram for explaining a conventional CMOS inverter, in which (a) is a plan view and (b) is a sectional view taken along line A-A. In fig. l is a semiconductor substrate. 2 is a field oxide film. 3, 3a, and 3b, the element region 4 is a gate oxide film. 5, 5a, and 5b are gate electrodes. 6, 6a, and 6b are source regions. 7, 7a, and 7b are drain regions. 8 is the contact hole. 9 is an insulating film. 10 is wiring 1.0a is wired and Kate wiring. 10b is a wiring, which is a first cable wiring. 10c is a wiring, which is a second gate wiring. 11, lla, llb are source wiring. 12, a drain wiring 12a is a first train wiring. 12b, the second drain wiring S is the source. G is gate. D is drain. G is a first gate and a first gate electrode. G2 is a second gate and is a second gate electrode. Dl is the first drain. D2 is the second train (αn Cl7)
Day Fr1 5 sho 9 Noah E Day 71 Recorded actual loss fll r b theory E'RV') El)/) f3 wealth
λ B Length) Eating 1 is begging KWs month T = Hada sweat day γ 3 L (α) (shi) Capital f) CMOS A]/Bata begging theory a8 51 ko〃2 lines + figure
Claims (1)
）表面において、該フィールド酸化膜（２）が存在しな
い領域に、ゲート酸化膜（４）を介して形成されたリン
グ状のゲート電極（５）と、 少なくとも該フィールド酸化膜（２）と該ゲート電極（
５）とを含む該半導体基板（１）上に形成され、該ゲー
ト電極（５）上にコンタクトホール（８）を有する絶縁
膜（９）と、 該コンタクトホール（８）を埋め込み、該絶縁膜（９）
上に展延する配線（１０）とを 有することを特徴とする半導体装置。 〔２〕異なる複数のゲート電極を有し、少なくとも一対
のゲート電極は、前記フィールド酸化膜（２）上におい
て前記絶縁膜（９）を介して形成された配線（１０）に
より接続されていることを特徴とする請求項１記載の半
導体装置。 〔３〕異なる複数のゲート電極を有し、第２のゲート電
極（Ｇ＿２）は第１のゲート電極（Ｇ＿１）の内側に形
成されていることを特徴とする請求項１または２記載の
半導体装置。[Claims] [1] Semiconductor substrate (1) having a field oxide film (2)
) a ring-shaped gate electrode (5) formed through a gate oxide film (4) in a region where the field oxide film (2) does not exist on the surface; and at least the field oxide film (2) and the gate. electrode(
an insulating film (9) formed on the semiconductor substrate (1) and having a contact hole (8) on the gate electrode (5); (9)
A semiconductor device characterized by having a wiring (10) extending upwardly. [2] It has a plurality of different gate electrodes, and at least one pair of gate electrodes are connected by a wiring (10) formed on the field oxide film (2) via the insulating film (9). The semiconductor device according to claim 1, characterized in that: [3] The semiconductor device according to claim 1 or 2, wherein the semiconductor device has a plurality of different gate electrodes, and the second gate electrode (G_2) is formed inside the first gate electrode (G_1). .
Priority Applications (1)
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|---|---|---|---|
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| JP2192790A JPH0478171A (en) | 1990-07-19 | 1990-07-19 | Semiconductor device |
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| CN109524306A (en) * | 2017-09-18 | 2019-03-26 | 中芯国际集成电路制造(上海)有限公司 | The forming method of transistor |
-
1990
- 1990-07-19 JP JP2192790A patent/JPH0478171A/en active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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