JPH0474434A - Manufacture of bi-cmos integrated circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＢ １−ＣＭＯＳ集積回路の製造方法に関する
ものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method of manufacturing a B1-CMOS integrated circuit.
従来技術によるＢ ｉ−ＣＭＯＳ集積回路の製造方法に
ついて、第２図（ａ）〜（ｆ）を参照して説明する。A conventional method of manufacturing a B i-CMOS integrated circuit will be described with reference to FIGS. 2(a) to 2(f).
はじめに第２図（ａ）に示すように、Ｐ型シリコン基板
１の上にＮ＋型埋込層３、Ｐ＋型埋込層２を形成し、そ
の上にＮ型エピタキシャル層４を成長する。First, as shown in FIG. 2(a), an N+ type buried layer 3 and a P+ type buried layer 2 are formed on a P type silicon substrate 1, and an N type epitaxial layer 4 is grown thereon.
つぎにＮウェル６、Ｐウェル５を形成し、ＬＯＣＯ８法
によりフィールド酸化膜７を形成し、酸化膜をマスクと
して燐拡散することによりコレクタ拡散層１８を形成す
る。Next, an N well 6 and a P well 5 are formed, a field oxide film 7 is formed by the LOCO8 method, and a collector diffusion layer 18 is formed by diffusing phosphorus using the oxide film as a mask.
つぎに酸化膜エツチングののちゲート酸化してゲート酸
化膜８を形成し、全面にポリシリコン２５を成長してか
ら燐拡散を行なう。Next, after etching the oxide film, the gate is oxidized to form a gate oxide film 8, and after growing polysilicon 25 on the entire surface, phosphorus is diffused.
つぎに第２図（ｂ）に示すように、ポリシリコン２５を
選択エツチングしてゲートポリシリコン１３を形成し、
ＣＭＯ３部（Ｎ−ＭＯＳおよびＰＭＯＳ）のＮ型ＬＤＤ
層２２、Ｐ型ＬＤＤ層２３を形成する。Next, as shown in FIG. 2(b), the polysilicon 25 is selectively etched to form the gate polysilicon 13.
N-type LDD with three CMO parts (N-MOS and PMOS)
A layer 22 and a P-type LDD layer 23 are formed.
つぎに第２図（Ｃ）に示すように、全面に酸化膜を堆積
してからＲＩＥ法によりエッチバックして酸化膜からな
るサイドウオール１９を形成する。Next, as shown in FIG. 2C, an oxide film is deposited on the entire surface and then etched back by RIE to form a sidewall 19 made of an oxide film.
つぎにイオン注入マスク１０を用いてＰ型ベース９を形
成する。Next, a P-type base 9 is formed using the ion implantation mask 10.
つぎに第２図（ｄ）に示すように、Ｎ＋型ソース−ドレ
イン２０を形成したのち、Ｐ＋型ソース−ドレイン２１
とグラフトベース１７とを同時に形成し、全面に酸化膜
２４を堆積する。Next, as shown in FIG. 2(d), after forming an N+ type source-drain 20, a P+ type source-drain 21 is formed.
and a graft base 17 are formed at the same time, and an oxide film 24 is deposited on the entire surface.
つぎに第２図（ｅ）に示すように、エミッタコンタクト
１１を開口し、全面にポリシリコン２５を堆積し、砒素
をイオン注入する。Next, as shown in FIG. 2(e), the emitter contact 11 is opened, polysilicon 25 is deposited on the entire surface, and arsenic ions are implanted.
つぎに第２図（ｆ＞に示すように、ドライエツチングに
よりポリシリコン２４をエツチングしてエミッタポリシ
リコン１４を形成し、熱処理してエミッタ１６を形成し
て、Ｂｉ−ＣＭＯＳ集積回路の素子部が完成する。Next, as shown in FIG. 2(f>), the polysilicon 24 is etched by dry etching to form the emitter polysilicon 14, and the emitter 16 is formed by heat treatment to form the element part of the Bi-CMOS integrated circuit. Complete.
従来のＢ １−ＣＭＯＳ集積回路の製造方法では、バイ
ポーラＮＰＮトランジスタのコレクタコンタクトとエミ
ッタとをＣＭＯ８部とは独立した工程で形成している。In the conventional manufacturing method of a B1-CMOS integrated circuit, the collector contact and emitter of a bipolar NPN transistor are formed in a process independent of the CMO8 section.
そのなめ燐拡散によりコレクタ拡散層を形成し、全面に
絶縁用の酸化膜を堆積し、エミッタコンタクトを開口し
、エミッタポリシリコン形成専用のポリシリコンを堆積
する必要がある。It is necessary to form a collector diffusion layer by phosphorus diffusion, deposit an insulating oxide film on the entire surface, open an emitter contact, and deposit polysilicon exclusively for forming emitter polysilicon.
このようにコレクタ燐拡散、酸化膜成長、酸化膜エツチ
ング、ポリシリコン成長、ポリシリコンエツチングおよ
び２回の目合せ・露光工程の追加となる。In this way, collector phosphorus diffusion, oxide film growth, oxide film etching, polysilicon growth, polysilicon etching, and two alignment/exposure steps are added.
製造工程が複雑になって製造期間が長期にわたり、高コ
スト・低歩留りの原因となっている。The manufacturing process is complicated and the manufacturing period is long, leading to high costs and low yields.
本発明のＢ ｉ −ＣＭＯ３ｓ槓回路の親回路法は、半
導体基板の一生面にゲート酸化膜を形成したのち、エミ
ッタコンタクトおよびコレクタコンタクトを同時に形成
する工程と、全面にポリシリコン膜を堆積してからイオ
ン注入する工程と、エミッタ形成予定領域以外の前記ポ
リシリコン膜に燐をイオン注入する工程と、前記ポリシ
リコン膜を選択エツチングしてエミッタポリシリコン、
コレクタポリシリコン、ゲートポリシリコンを同時に形
成する工程とを含むものである。The parent circuit method of the B i -CMO3s circuit of the present invention includes the steps of forming a gate oxide film on the whole surface of a semiconductor substrate, and then simultaneously forming an emitter contact and a collector contact, and depositing a polysilicon film on the entire surface. a step of ion-implanting phosphorus into the polysilicon film other than the area where the emitter is to be formed; and a step of selectively etching the polysilicon film to form an emitter polysilicon,
This process includes a step of simultaneously forming collector polysilicon and gate polysilicon.
本発明の一実施例について、第１図（ａ）〜（ｆ）を参
照して説明する。An embodiment of the present invention will be described with reference to FIGS. 1(a) to 1(f).
はじめに第１図（ａ）に示すように、Ｐ型シリコン基板
１にＮ＋型埋込層３とＰ＋型埋込層２とを形成したのち
、Ｎ型エピタキシャル層４を成長し、さらにＮウェル６
、Ｐウェル５を形成する。First, as shown in FIG. 1(a), after forming an N+ type buried layer 3 and a P+ type buried layer 2 on a P type silicon substrate 1, an N type epitaxial layer 4 is grown, and then an N well 6 is formed.
, a P well 5 is formed.
つぎにＬＯＣＯ５法によりフィールド酸化膜７を形成し
たのち、ゲート酸化膜８を形成し、イオン注入マスク１
０を用いて硼素をイオン注入してＰ型ベース９を形成す
る。Next, a field oxide film 7 is formed by the LOCO5 method, a gate oxide film 8 is formed, and an ion implantation mask 1 is formed.
A P-type base 9 is formed by ion-implanting boron using 0.
つぎに第１図（ｂ）に示すように、エミッタコンタクト
１１とコレクタコンタクト１２とを開口する。Next, as shown in FIG. 1(b), the emitter contact 11 and collector contact 12 are opened.
つぎに第１図（Ｃ）に示すように、全面にポリシリコン
２５を堆積し、砒素をイオン注入する。Next, as shown in FIG. 1C, polysilicon 25 is deposited on the entire surface, and arsenic ions are implanted.
つぎに第１図（ｄ）に示すように、イオン注入マスク１
０を用いて燐をイオン注入する。Next, as shown in FIG. 1(d), the ion implantation mask 1
0 is used to ion-implant phosphorus.
つぎに第１図（ｅ）に示すように、ポリシリコン２５を
選択エツチングしてエミッタポリシリコン１４、コレク
タポリシリコン１５、ゲートポリシリコン１３を形成す
る。Next, as shown in FIG. 1(e), polysilicon 25 is selectively etched to form emitter polysilicon 14, collector polysilicon 15, and gate polysilicon 13.
ここでイオン注入した砒素はＮ＋型エミッタ１６（後述
）を形成するための不純物であり、燐はコレクタ拡散層
１８とＮ型ポリシリコンゲート電極１３とを形成するた
めの不純物である。The arsenic ion-implanted here is an impurity for forming an N+ type emitter 16 (described later), and the phosphorus is an impurity for forming a collector diffusion layer 18 and an N-type polysilicon gate electrode 13.
つぎに第１図（ｆ）に示すように、Ｎ型ＬＤＤ層２２、
Ｐ型ＬＤＤ層２３を形成し、全面に酸化膜を堆積してか
らＲＩＥ法によりエッチバックして酸化膜からなるサイ
ドウオール１９を形成する。Next, as shown in FIG. 1(f), the N-type LDD layer 22,
A P-type LDD layer 23 is formed, an oxide film is deposited on the entire surface, and then etched back by the RIE method to form a sidewall 19 made of an oxide film.
つぎにＮ＋型ソース−ドレイン２０を形成したのち、Ｐ
″″型ソース−ドレイン２１とグラフトベース１７とを
同時に形成する。Next, after forming an N+ type source-drain 20,
The "" type source-drain 21 and the graft base 17 are formed at the same time.
つぎに熱処理することにより、エミッタ１６とコレクタ
拡散層１８とが形成され、Ｂ ｉ −ＣＭＯ８集積回路
の素子部が完成する。Next, by heat treatment, an emitter 16 and a collector diffusion layer 18 are formed, and the element portion of the B i -CMO8 integrated circuit is completed.
こうして従来のコレクタ拡散層形成工程と、エミッタ拡
散層形成工程とを削除し、ゲートポリシリコン形成工程
と共通にすることができた。In this way, the conventional collector diffusion layer formation process and emitter diffusion layer formation process could be omitted and made common to the gate polysilicon formation process.
本発明によりＢｉ−ＣＭＯ３集積回路を製造するために
、従来用いられてきた２層ポリシリコン構造は不要とな
る。The present invention eliminates the need for the conventional two-layer polysilicon structure for manufacturing Bi-CMO3 integrated circuits.
さらにコレクタおよびエミッタを形成する際に、コレク
タ燐拡散、絶縁用酸化膜堆積、エミッタコンタクト形成
、ポリシリコン成長、ポリシリコンパターニングおよび
それに伴なう２回の目合せ・露光工程を省略することが
できる。Furthermore, when forming the collector and emitter, collector phosphorus diffusion, insulating oxide film deposition, emitter contact formation, polysilicon growth, polysilicon patterning, and the associated two alignment and exposure steps can be omitted. .
ただしコレクタポリシリコンおよびゲートポリシリコン
のみに燐をイオン注入するための極めてラフな目合せ・
露光工程の追加が必要である。However, extremely rough alignment and
An additional exposure step is required.
全体として大幅な工程削減が実現でき、工期短縮、ロー
コスト化と歩留り向上が可能になった。Overall, we were able to achieve a significant reduction in process steps, shortening the construction period, lowering costs, and improving yield.
第１図（ａ）〜（ｆ）は本発明の一実施例を工程順に示
す断面図、第２図（ａ）〜（ｆ＞は従来技術によるＢ
ｉ−ＣＭＯ３集積回路の製造方法を示す断面図である。
１・・・Ｐ型シリコン基板、２・・・Ｐ＋型埋込層、３
・・・Ｎ＋型埋込層、４・・・Ｎ型エピタキシャル層、
５・・・Ｐウェル、６・・・Ｎウェル、７・・・フィー
ルド酸化膜、８・・・ゲート酸化膜、９・・・Ｐ型ベー
ス、１０・・・イオン注入マスク、１１・・・エミッタ
コンタクト、１２・・・コレクタコンタクト、１３・・
・ゲートポリシリコン、１４・・・エミッタポリシリコ
ン、１５・・・コレクタポリシリコン、１６・・・エミ
ッタ、１７・・・グラフトベース、］８・・・コレクタ
拡散層、１９・・・サイドウオール、２０・・・Ｎ＋型
ソース−ドレイン、２１・・・Ｐ＋型ソース−ドレイン
、２２・・・Ｎ型ＬＤＤ層、２３・・・Ｐ型ＬＤＤ層、
２４・・・酸化膜、２５・・・ポリシリコン。FIGS. 1(a) to (f) are cross-sectional views showing an embodiment of the present invention in the order of steps, and FIGS. 2(a) to (f> are B according to the prior art.
FIG. 3 is a cross-sectional view showing a method of manufacturing an i-CMO3 integrated circuit. 1...P type silicon substrate, 2...P+ type buried layer, 3
...N+ type buried layer, 4...N type epitaxial layer,
5... P well, 6... N well, 7... Field oxide film, 8... Gate oxide film, 9... P type base, 10... Ion implantation mask, 11... Emitter contact, 12... Collector contact, 13...
- Gate polysilicon, 14... Emitter polysilicon, 15... Collector polysilicon, 16... Emitter, 17... Graft base,] 8... Collector diffusion layer, 19... Side wall, 20... N+ type source-drain, 21... P+ type source-drain, 22... N-type LDD layer, 23... P-type LDD layer,
24...Oxide film, 25...Polysilicon.
Claims (1)
エミッタコンタクトおよびコレクタコンタクトを同時に
形成する工程と、全面にポリシリコン膜を堆積してから
イオン注入する工程と、エミッタ形成予定領域以外の前
記ポリシリコン膜に燐をイオン注入する工程と、前記ポ
リシリコン膜を選択エッチングしてエミッタポリシリコ
ン、コレクタポリシリコン、ゲートポリシリコンを同時
に形成する工程とを含むことを特徴とするＢｉ−ＣＭＯ
Ｓ集積回路の製造方法。After forming a gate oxide film on one main surface of the semiconductor substrate,
a step of simultaneously forming an emitter contact and a collector contact; a step of depositing a polysilicon film over the entire surface and then implanting ions; a step of ion-implanting phosphorus into the polysilicon film other than the area where the emitter is to be formed; A Bi-CMO characterized by including a step of selectively etching a film to simultaneously form emitter polysilicon, collector polysilicon, and gate polysilicon.
A method for manufacturing an S integrated circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18851390A JPH0474434A (en) | 1990-07-17 | 1990-07-17 | Manufacture of bi-cmos integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18851390A JPH0474434A (en) | 1990-07-17 | 1990-07-17 | Manufacture of bi-cmos integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0474434A true JPH0474434A (en) | 1992-03-09 |
Family
ID=16225036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18851390A Pending JPH0474434A (en) | 1990-07-17 | 1990-07-17 | Manufacture of bi-cmos integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0474434A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6103560A (en) * | 1996-12-25 | 2000-08-15 | Nec Corporation | Process for manufacturing a semiconductor device |
| CN102122643A (en) * | 2011-01-28 | 2011-07-13 | 上海宏力半导体制造有限公司 | Method for manufacturing bipolar junction transistor |
-
1990
- 1990-07-17 JP JP18851390A patent/JPH0474434A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6103560A (en) * | 1996-12-25 | 2000-08-15 | Nec Corporation | Process for manufacturing a semiconductor device |
| CN102122643A (en) * | 2011-01-28 | 2011-07-13 | 上海宏力半导体制造有限公司 | Method for manufacturing bipolar junction transistor |
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