JPH0472318B2 - - Google Patents
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- JPH0472318B2 JPH0472318B2 JP59270652A JP27065284A JPH0472318B2 JP H0472318 B2 JPH0472318 B2 JP H0472318B2 JP 59270652 A JP59270652 A JP 59270652A JP 27065284 A JP27065284 A JP 27065284A JP H0472318 B2 JPH0472318 B2 JP H0472318B2
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Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体メモリ、特にマルチ・ビツト構
成の半導体メモリの低消費電力化に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to reducing the power consumption of a semiconductor memory, particularly a multi-bit semiconductor memory.
従来なされたメモリの低消費電力化は、回路部
品の低減、回路工夫および回路部品、配線等の縮
小によるものが多かつたが、本発明は、半導体メ
モリの構成方法によつて、上部低消費電力化を達
成するものである。
Conventionally, reductions in the power consumption of memories have mostly been achieved by reducing the number of circuit parts, devising circuits, and reducing the number of circuit parts, wiring, etc., but the present invention achieves low power consumption in the upper part by using a semiconductor memory configuration method. This is to achieve electrification.
第１図は、半導体集積回路を用いたメモリの概
念図である。一般に、１ビツトの情報を記憶する
メモリ・セルMCが、Ｘ、Ｙ方向にマトリツクス
状に配列され、ＸデコーダXDEおよびＹデコー
ダYDECによつて一つのメモリ・セルMCを選択
し、情報の書込み、読出しを行なう。 FIG. 1 is a conceptual diagram of a memory using a semiconductor integrated circuit. Generally, memory cells MC that store one bit of information are arranged in a matrix in the X and Y directions, one memory cell MC is selected by an X decoder XDE and a Y decoder YDEC, and information is written into the memory cell MC. Perform reading.
通常、ワード線１は、Ｘ方向の選択に用いられ
Ｙ方向の選択およびデータの入出力にはデータ線
２，３を用いる。 Normally, word line 1 is used for selection in the X direction, and data lines 2 and 3 are used for selection in the Y direction and for data input/output.
ワード線１は、メモリ・セルの転送トランジス
タ４および５に接続され、メモリ・セルのトラン
ジスタがｎチヤネル型MOSFETの場合には、ワ
ード線１の電位が低レベルから高レベルになつた
時にメモリ・セル転送トランジスタ４，５が導通
状態となつてメモリ・セルへの書込み、読出しが
可能となる。 Word line 1 is connected to transfer transistors 4 and 5 of the memory cell, and if the transistor of the memory cell is an n-channel MOSFET, the memory cell is connected when the potential of word line 1 changes from a low level to a high level. Cell transfer transistors 4 and 5 become conductive, allowing writing to and reading from memory cells.
ここで、ワード線１が高レベルで選択されたメ
モリ・セルは、例えば、ノード６に低レベルの情
報“０”、ノード７に高レベルの情報“１”が書
き込まれている場合、データ線２には、データ線
負荷MOSトランジスタ８（または８′）、メモ
リ・セルの転送トランジスタ４（または５）、お
よび駆動MOSトランジスタ９（または９′）の間
の関係で決まる一定の電流が流れる。この電流
は、ワード線１によつて選ばれ、それに接続され
た全てのメモリ・セルに流れる電流であり、メモ
リの消費電流の大部分を占める。メモリが大容量
化されるに伴い、この電流の低減が大きな問題と
なつている。なお、図中のWDRVはワード・ド
ライバ、Ｉ／Ｏはデータ入出力制御回路である。
また、１０および１０′はメモリ・セルMCの負
荷抵抗を示す。 Here, in a memory cell selected with word line 1 at a high level, for example, if low level information "0" is written to node 6 and high level information "1" is written to node 7, the data line A constant current flows through 2, which is determined by the relationship between the data line load MOS transistor 8 (or 8'), the memory cell transfer transistor 4 (or 5), and the drive MOS transistor 9 (or 9'). This current is selected by word line 1 and flows through all memory cells connected to it, and accounts for most of the current consumption of the memory. As memories become larger in capacity, reducing this current has become a major problem. Note that WDRV in the figure is a word driver, and I/O is a data input/output control circuit.
Further, 10 and 10' indicate the load resistance of the memory cell MC.
一方、従来構成の、すなわちｎビツトの入出力
制御回路Ｉ／Ｏを持つメモリは、第２図に示すよ
うに、Ｉ／Ｏ１〜Ｉ／Onのメモリ・セル・ブロ
ツクからの情報をｎビツト同時に入出力するた
め、１本のワード線１１に全てのＸ方向メモリ・
セルが接続される構成となつていた。このため、
大容量のメモリになる程、ワード線活性化によつ
てデータ線に流れる消費電流が増大した。この結
果、メモリ・チツプの温度上昇による寿命の低
下、信頼性の低下、さらにICパツケージの許容
電力を越えてしまうという問題が憂慮された。 On the other hand, a memory with a conventional configuration, that is, an n-bit input/output control circuit I/O, simultaneously receives n-bit information from the memory cell blocks I/O1 to I/On, as shown in Figure 2. For input/output, all the X-direction memories are connected to one word line 11.
The configuration was such that cells were connected. For this reason,
The larger the capacity of the memory, the greater the current consumption flowing through the data line due to word line activation. As a result, there were concerns that the temperature of the memory chip would rise, shortening its lifespan and reducing reliability, as well as exceeding the allowable power of the IC package.
本発明の目的は、上記従来技術の欠点を克服
し、低消費電力、高速のマルチ・ビツト構成の半
導体メモリを提供することにある。
SUMMARY OF THE INVENTION An object of the present invention is to overcome the drawbacks of the prior art described above and provide a semiconductor memory with a low power consumption and high speed multi-bit configuration.
本願で開示される発明のうち、代表的なものの
概要は下記の通りである。
Outline of typical inventions disclosed in this application is as follows.
すなわち、メモリ・セル・ブロツクを少なくと
も二つ有してなる半導体メモリであつて、
該二つのメモリ・セル・ブロツクのワード線
（１２，１３，WL−Ｌ，WL−Ｒ）を駆動する駆
動回路（XDEC／WDRV）を上記二つのメモ
リ・セル・ブロツクの間に配置し、
該駆動回路（XDEC／WDRV）はアドレス信
号（A0，A7，A8，8）に応答して上記二つのメ
モリ・セル・ブロツクの一方のワード線（１２，
WL−Ｌ）を選択する一方、上記二つのメモリ・
セル・ブロツクの他方のワード線（１３，WL−
Ｒ）を非選択とする如く構成され、
上記二つのメモリ・セル・ブロツクはそれぞれ
複数のサブ・ブロツク（Ｉ／O1，Ｉ／O2，Ｉ／
O3…Ｉ／Oo）から構成されるとともに、ひとつ
のメモリ・セル・ブロツクに属する複数のサブ・
ブロツク（Ｉ／O1，Ｉ／O2，Ｉ／O3…Ｉ／Oo）
のそれぞれは互いに独立のデータを書き込みもし
くは読み出しを行ない、
上記二つのメモリ・セル・ブロツクで互いに対
応する二つのサブ・ブロツク（Ｉ／Oo）はそれ
ぞれ対応するコモン・データ線（cd，）を介
して相互に接続され、上記二つのメモリ・セル・
ブロツクのうち上記二つのメモリ・セル・ブロツ
クの間に配置された上記駆動回路（XDEC／
WDRV）によつて選択されたワード線（１２，
WL−Ｌ）を有する方のメモリ・セル・ブロツク
に関して、上記複数のサブ・ブロツクの数（ｎ−
１）に対応するマルチ・ビツトのデータを書き込
みもしくは読み出しを行なうことを特徴とする
（第３図および第４図参照）。 That is, it is a semiconductor memory having at least two memory cell blocks, and a drive circuit that drives word lines (12, 13, WL-L, WL-R) of the two memory cell blocks. (XDEC/WDRV) is arranged between the above two memory cell blocks, and the drive circuit (XDEC/WDRV) operates between the above two memory cell blocks in response to the address signals (A 0 , A 7 , A 8 , 8 ). One word line (12,
WL-L), while the above two memory
The other word line of the cell block (13, WL-
R) is not selected, and each of the above two memory cell blocks has a plurality of sub-blocks (I/O 1 , I/O 2 , I/O 2 , I/O 2 ,
O 3 ... I/O o ), and multiple sub-cells belonging to one memory cell block.
Block (I/O 1 , I/O 2 , I/O 3 ...I/O o )
Each of the two memory cell blocks writes or reads independent data, and the two corresponding sub-blocks (I/O o ) of the above two memory cell blocks each connect the corresponding common data line (cd,). The above two memory cells are connected to each other through
The drive circuit (XDEC/
word line (12, WDRV) selected by
The number of sub-blocks (n-
It is characterized in that multi-bit data corresponding to 1) is written or read (see FIGS. 3 and 4).
従つて、二つのメモリ・セル・ブロツクのワー
ド線（１２，１３，WL−Ｌ，WL−Ｒ）を駆動
する駆動回路（XDEC／WDRV）が二つのメモ
リ・セル・ブロツクの間に配置されているため、
ワード線（１２，１３，WL−Ｌ，WL−Ｒ）の
配線長が第１図の半分となり、ワード線の遅延時
間が小さくなり高速動作が可能となる。
Therefore, a drive circuit (XDEC/WDRV) that drives the word lines (12, 13, WL-L, WL-R) of the two memory cell blocks is placed between the two memory cell blocks. Because there are
The wiring length of the word lines (12, 13, WL-L, WL-R) is half that of FIG. 1, the delay time of the word lines is reduced, and high-speed operation is possible.
また駆動回路（XDEC／WDRV）はアドレス
信号（A0，A7，A8，8）に応答して二つのメモ
リ・セル・ブロツクの一方のワード線（１２，
WL−Ｌ）を選択する一方、二つのメモリ・セ
ル・ブロツクの他方のワード線（１３，WL−
Ｒ）を非選択とするので、第１図および第２図と
比較して、消費電力が半分となり、低消費電力動
作が可能となる。 In addition, the drive circuit (XDEC/WDRV) responds to the address signals (A 0 , A 7 , A 8 , 8 ) to select one word line (12, 8) of the two memory cell blocks.
WL-L), while the other word line (13, WL-L) of the two memory cell blocks is selected.
Since R) is not selected, power consumption is halved compared to FIGS. 1 and 2, and low power consumption operation is possible.
さらに、二つのメモリ・セル・ブロツクはそれ
ぞれで複数のサブ・ブロツク（Ｉ／O1，Ｉ／O2，
Ｉ／O3…Ｉ／Oo）がマルチ・ビツトを構成し、
アドレス信号（A0，A7，A8，8）に応答して二
つのうち一方のメモリ・セル・ブロツクのワード
線（WL−Ｒ）が選択的に選択されることにより
マルチ・ビツトのデータの書き込み・読み出しが
可能となるが、二つのメモリ・セル・ブロツクで
互いに対応する二つのサブ・ブロツク（Ｉ／Oo）
はコモン・データ線（cd，）を介して接続さ
れているので、選択されたワード線（１２，WL
−Ｌ）を有する方のメモリ・セル・ブロツクに関
してマルチ・ビツトのデータの書き込みもしくは
読み出しを行なうので、二つのワード線（WL−
Ｌ，WL−Ｒ）のいずれが選択されても、マル
チ・ビツトのデータの書き込み・読み出しが確実
に実行可能となる。 Furthermore, each of the two memory cell blocks has multiple sub-blocks (I/O 1 , I/O 2 ,
I/O 3 ...I/O o ) constitutes a multi-bit,
By selectively selecting the word line (WL-R) of one of the two memory cell blocks in response to address signals (A 0 , A 7 , A 8 , 8 ), multi-bit data is stored. It is possible to write and read data, but two memory cell blocks correspond to two sub-blocks (I/O o ).
are connected via the common data line (cd,), so the selected word line (12, WL
Since multi-bit data is written to or read from the memory cell block having the word line (WL-L), two word lines (WL-
No matter which one (L, WL-R) is selected, writing and reading of multi-bit data can be reliably executed.
以下、図面を参照して、本発明の実施例を詳細
に説明する。 Embodiments of the present invention will be described in detail below with reference to the drawings.
本発明による半導体メモリは、第３図に示すよ
うに、Ｉ／Ｏ構成によるワード単位のメモリ・セ
ル・ブロツクの構成を論理ゲートを介して複数個
に分割（図では２分割）し、その情報の入出力で
あるコモン・データ線cd，をメモリ・セル・
ブロツクで接続し、Ｘデコーダの選択により、そ
れぞれのメモリ・セル・ブロツクを別々に読出し
できることを要旨とする。これにより、ワード線
１２，１３をそれぞれ別に選択し、選択されるＸ
方向のメモリ・セル数を複数分の一に減少させ、
ワード線活性化によりメモリ・セルを通つて流れ
るデータ線消費電流を低下させるものである。
As shown in FIG. 3, the semiconductor memory according to the present invention divides the configuration of a word-based memory cell block based on the I/O configuration into a plurality of units (divided into two in the figure) via logic gates, and the information The common data line cd, which is the input/output of the memory cell
The gist is that each memory cell block can be read out separately by connecting them in blocks and selecting an X decoder. As a result, the word lines 12 and 13 are selected separately, and the selected
The number of memory cells in the direction is reduced by a factor of several,
Word line activation reduces data line current consumption flowing through memory cells.
第４図は、本発明の一実施例である8K語×８
ビツト構成のメモリの概略図を示すものである。
全体で8K語×８ビツト構成のメモリでは、左右
二つのメモリ・セル・ブロツクに分割され、各ブ
ロツクは８個のメモリ・セル・サブ・ブロツクが
あり、一つのサブ・ブロツクの中に256行×16列
のメモリ・セルMCがＸ、Ｙ方向に配列される。
なお、図中のLMOSはデータ線負荷MOSトラン
ジスタ、YSWはデータ線スイツチMOSトランジ
スタ、Ｉ／Ｏ１〜Ｉ／Ｏ８は入出力制御部、
XDECはデコーダ、YDECはＹデコーダ、WL・
Ｌは左のワード線、WL・Ｒは右のワード線、さ
らにA0〜A12はアドレス信号である。 Figure 4 shows an example of the present invention, 8K words x 8
1 shows a schematic diagram of a bit-organized memory.
The memory has a total structure of 8K words x 8 bits, and is divided into two memory cell blocks, left and right. Each block has 8 memory cell sub-blocks, and each sub-block contains 256 rows. Memory cells MC in ×16 columns are arranged in the X and Y directions.
In addition, LMOS in the figure is a data line load MOS transistor, YSW is a data line switch MOS transistor, I/O1 to I/O8 are input/output control units,
XDEC is a decoder, YDEC is a Y decoder, WL・
L is a left word line, WL and R are right word lines, and A 0 to A 12 are address signals.
本発明のメモリのワード線は、メモリ・セルの
選択を８ビツト同時に入出力するために、32列の
メモリ・セルを16列ずつＸデコーダを介して左右
に分割し、さらにＸデコーダXDEC内で、一つの
アドレス信号、例えばA8，8とロジツクを取る
ことにより、左のワード線WL・Ｌもしくは右の
ワード線WL・Ｒのどちらかを活性化する。この
結果、メモリ・セルを選ぶワード線を半減し、デ
ータ線負荷MOSトランジスタLMOS、メモリ・
セルMCを介して流れる消費電流を半減すること
ができる。 In order to simultaneously input and output 8 bits of memory cell selection, the word line of the memory of the present invention divides 32 columns of memory cells into 16 columns left and right through an , activates either the left word line WL.L or the right word line WL.R by taking logic with one address signal, eg, A 8 , 8 . As a result, the number of word lines for selecting memory cells is halved, and the data line load MOS transistor LMOS
The current consumption flowing through the cell MC can be halved.
上記実施例では、８ビツト構成を例にとつて説
明したが、他の一般的な構成である、４ビツト、
16ビツト、32ビツト、等についても同様な低消費
電力化が期待できる。また、本発明の骨子は半導
体メモリの構成方法を示すものであり、そのメモ
リを構成する素子を限定するものではない。 In the above embodiment, an 8-bit configuration was explained as an example, but other common configurations such as 4-bit,
Similar reductions in power consumption can be expected for 16-bit, 32-bit, etc. Furthermore, the gist of the present invention is to show a method of configuring a semiconductor memory, and is not intended to limit the elements that constitute the memory.
なお、メモリ・セル・ブロツクの外部にコモ
ン・データ線を配線し、左右を継ぐことによる影
響、例えばメモリ・チツプ占有面積、コモン・デ
ータ線容量等の増加は当然考えられるが、それら
は大容量メモリにおける消費電流の減少によつて
得られる利益に較べて無視し得るものである。 Note that wiring the common data line outside the memory cell block and connecting the left and right sides can naturally have an effect, such as an increase in the area occupied by the memory chip and the capacity of the common data line. This is negligible compared to the benefit gained from reduced current consumption in the memory.
さらに、本実施例では、Ｘデコーダを介して左
右それぞれｎビツト構成に分割したが、さらに分
割を細分化して、低電力化が図れることは言うま
でもない。 Further, in this embodiment, the left and right bits are divided into n-bit configurations via the X decoder, but it goes without saying that the division can be further subdivided to reduce power consumption.
以上説明したように、本発明によれば、従来技
術における、ワード線活性化に伴なう消費電流の
増大、メモリ・チツプの温度上昇による寿命の低
下、信頼性の低下などの諸欠点を克服して、低消
費電力の半導体メモリを提供することができる。
As explained above, the present invention overcomes various drawbacks of the prior art, such as increased current consumption due to word line activation, decreased lifespan due to increased memory chip temperature, and decreased reliability. Thus, a semiconductor memory with low power consumption can be provided.
第１図は半導体集積回路におけるメモリの概念
図、第２図は従来構成の半導体メモリを説明する
ためのブロツク図、第３図は本発明の半導体メモ
リを説明するためのブロツク図、第４図は本発明
の一実施例を示すブロツク図である。
＜符号の説明＞、１……ワード線、２，３……
データ線、４，５……転送トランジスタ、６，７
……ノード、８，８′……負荷MOSトランジス
タ、９，９′……駆動MOSトランジスタ、１０，
１０′……負荷抵抗、１１，１２，１３……ワー
ド線、MC……メモリ・セル、XDEC……Ｘデコ
ーダ、YDEC……Ｙデコーダ、WDRV……ワー
ド・ドライバ、Ｉ／Ｏ……データ入出力制御回
路、cd，……コモン・データ線、LMOS……
データ線負荷MOSトランジスタ、YSW……デー
タ線スイツチMOSトランジスタ、WL・Ｌ……
左のワード線、WL・Ｒ……右のワード線、A0〜
A12……アドレス信号。
FIG. 1 is a conceptual diagram of a memory in a semiconductor integrated circuit, FIG. 2 is a block diagram for explaining a conventional semiconductor memory, FIG. 3 is a block diagram for explaining a semiconductor memory of the present invention, and FIG. 4 is a block diagram for explaining a semiconductor memory of the present invention. 1 is a block diagram showing one embodiment of the present invention. FIG. <Explanation of symbols>, 1...word line, 2, 3...
Data lines, 4, 5...transfer transistors, 6, 7
...Node, 8,8'...Load MOS transistor, 9,9'...Drive MOS transistor, 10,
10'...Load resistance, 11,12,13...Word line, MC...Memory cell, XDEC...X decoder, YDEC...Y decoder, WDRV...Word driver, I/O...Data input Output control circuit, CD, common data line, LMOS...
Data line load MOS transistor, YSW... Data line switch MOS transistor, WL/L...
Left word line, WL・R...Right word line, A 0 ~
A 12 ...Address signal.
Claims (1)
してなる半導体メモリであつて、 該二つのメモリ・セル・ブロツクのワード線を
駆動する駆動回路を上記二つのメモリ・セル・ブ
ロツクの間に配置し、 該駆動回路はアドレス信号に応答して上記二つ
のメモリ・セル・ブロツクの一方のワード線を選
択する一方、上記二つのメモリ・セル・ブロツク
の他方のワード線を非選択とする如く構成され、 上記二つのメモリ・セル・ブロツクはそれぞれ
複数のサブ・ブロツクから構成されるとともに、
ひとつのメモリ・セル・ブロツクに属する複数の
サブ・ブロツクのそれぞれは互いに独立のデータ
の書き込みもしくは読み出しを行ない、 上記二つのメモリ・セル・ブロツクの上記複数
のサブ・ブロツクには複数のコモン・データ線が
接続されており、 上記二つのメモリ・セル・ブロツクで互いに対
応する二つのサブ・ブロツクはそれぞれ対応する
コモン・データ線を介して相互に接続され、上記
二つのメモリ・セル・ブロツクのうち上記二つの
メモリ・セル・ブロツクの間に配置された上記駆
動回路によつて選択されたワード線を有する方の
メモリ・セル・ブロツクに関して、上記複数のサ
ブ・ブロツクの数に対応するマルチ・ビツトのデ
ータの書き込みもしくは読み出しを行ない、 上記二つのメモリ・セル・ブロツクと上記駆動
回路と上記コモン・データ線とはメモリ・チツプ
内部に配置されたおり、 上記マルチ・ビツトのデータは上記駆動回路に
よつて選択されたワード線を有する方のメモリ・
セル・ブロツクの上記複数のサブ・ブロツクへ同
時書き込みもしくは上記複数のサブ・ブロツクか
ら同時読み出しされる ことを特徴とする半導体メモリ。[Scope of Claims] 1. A semiconductor memory having at least two memory cell blocks, wherein a drive circuit for driving word lines of the two memory cell blocks is connected to the two memory cell blocks. The drive circuit selects one word line of the two memory cell blocks in response to an address signal, while disabling the other word line of the two memory cell blocks. Each of the above two memory cell blocks is composed of a plurality of sub-blocks, and
Each of the plurality of sub-blocks belonging to one memory cell block writes or reads data independently from each other, and the plurality of sub-blocks of the two memory cell blocks contain a plurality of common data. The two sub-blocks corresponding to each other in the two memory cell blocks are connected to each other via the corresponding common data lines. Regarding the memory cell block having the word line selected by the drive circuit arranged between the two memory cell blocks, a multi-bit signal corresponding to the number of the plurality of sub-blocks is selected. The two memory cell blocks, the drive circuit, and the common data line are arranged inside the memory chip, and the multi-bit data is sent to the drive circuit. Therefore, the memory with the selected word line
A semiconductor memory characterized in that data is simultaneously written into or read from the plurality of sub-blocks of a cell block.
Priority Applications (1)
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|---|---|---|---|
| JP59270652A JPS60167188A (en) | 1984-12-24 | 1984-12-24 | Semiconductor memory |
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| JP59270652A JPS60167188A (en) | 1984-12-24 | 1984-12-24 | Semiconductor memory |
Publications (2)
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Also Published As
| Publication number | Publication date |
|---|---|
| JPS60167188A (en) | 1985-08-30 |
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