JPH0471273A - Semiconductor rectifier element - Google Patents

Semiconductor rectifier element

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Publication number
JPH0471273A
JPH0471273A JP18278690A JP18278690A JPH0471273A JP H0471273 A JPH0471273 A JP H0471273A JP 18278690 A JP18278690 A JP 18278690A JP 18278690 A JP18278690 A JP 18278690A JP H0471273 A JPH0471273 A JP H0471273A
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JP
Japan
Prior art keywords
semiconductor region
semiconductor
region
substrate
conductivity type
Prior art date
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Pending
Application number
JP18278690A
Other languages
Japanese (ja)
Inventor
Hiroshi Kosaka
小坂 広
Masanori Takada
高田 正典
Hidetoshi Arakawa
秀俊 荒川
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Hitachi Ltd
Hitachi Power Semiconductor Device Ltd
Original Assignee
Hitachi Ltd
Hitachi Haramachi Electronics Ltd
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Filing date
Publication date
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Publication of JPH0471273A publication Critical patent/JPH0471273A/en
Pending legal-status Critical Current

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Abstract

PURPOSE:To restrain the increase in the voltage effect in the normal direction by a method wherein semiconductor region in higher impurity concentration than that in the substrate region in the same conductivity type as that of the substrate region is formed in the substrate region beneath a semiconductor region in the inverse conductivity type CONSTITUTION:A semiconductor substrate 1 is provided with a pair of main surfaces 11, 12, an n type semiconductor region 13, another n type semiconductor region 14 in higher impurity concentration than that in the semiconductor region 13, a p type semiconductor region 15 in a hollow circular shape located in the semiconductor region 13 from one main surface 11 in higher impurity concentration than that in the semiconductor region 13 and an n type semiconductor region 20 in higher concentration than that in the semiconductor region 13. Next, a main electrode 2 effects a Schottky junction at the interface with the semiconductor region 13 while coming into ohmic contact with the part excluding the parts covered with the semiconductor region 15 and an insulating film 14. Besides, another main electrode 3 comes into ohmic contact with the semiconductor region 14. Through these procedures, the current passing through the semiconductor 14 can be divided into the two currents i.e., one passing through the shortest distance to the Schottky junction part and the other passing through the low resistant semiconductor region 20 thereby enabling the increase in the voltage effect in the normal direction to be restrained.

Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は、半導体装置、特に、順方向電圧降下が低く低
損失な半導体整流素子に関する。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor device, and particularly to a semiconductor rectifying element with a low forward voltage drop and low loss.

[従来の技術] 代表的な半導体整流素子として、一般に、p r’1整
合ダイオード、ショットキー接合ダイオード等が知られ
ている。そして、ショットキー接合ダイオードは、pn
整合ダイオードに比較して、順方向電圧降下が低いとい
う利点があるが、逆バイアス時のリーク電流が、pn接
合ダイオードに比較して2桁以上も大きく、逆方向電流
による損失が大きいという問題がある。
[Prior Art] Pr'1 matching diodes, Schottky junction diodes, and the like are generally known as typical semiconductor rectifying elements. And the Schottky junction diode is pn
Compared to matched diodes, they have the advantage of lower forward voltage drop, but the problem is that the leakage current during reverse bias is more than two orders of magnitude higher than that of pn junction diodes, and losses due to reverse current are large. be.

そこで、ショットキー接合ダイオードの逆方向リーク電
流の低減を図ることにより、順方向電圧降下が低く、逆
方向電流による損失を小さくした半導体整流素子の構造
が、例えば、特公昭59−35183号公報、特開昭5
6−2672号公報、特開昭59−115566号公報
及び特開昭60−74582号等により提案されている
Therefore, a structure of a semiconductor rectifying element that has a low forward voltage drop and a reduced loss due to reverse current by reducing the reverse leakage current of a Schottky junction diode is disclosed in Japanese Patent Publication No. 59-35183, for example. Japanese Patent Application Publication No. 5
This method has been proposed in JP-A No. 6-2672, JP-A-59-115566, and JP-A-60-74582.

前記公報に開示されている従来技術は、ショットキー接
合に隣接して基板領域と反対導電型の半導体領域を所定
間隔で並設し、逆方向電圧印加時に、前記反対導電型の
半導体領域と基板領域との間のpn接合を逆バイアスす
ることにより、基板領域に拡がる空乏層により半導体領
域相互間をピンチオフするように構成したものである。
The conventional technology disclosed in the above-mentioned publication is that semiconductor regions of the opposite conductivity type to the substrate region are arranged in parallel at a predetermined interval adjacent to the Schottky junction, and when a reverse voltage is applied, the semiconductor regions of the opposite conductivity type and the substrate By reverse biasing the pn junction between the semiconductor regions, a depletion layer that spreads in the substrate region pinches off the semiconductor regions.

第8図は前述した従来技術による半導体整流素子の構成
を示す図である。第8図において、1は半導体基体、2
.3は主電極、4は絶縁膜、11゜12は主表面、13
は第1の半導体領域、14は第2の半導体領域、15は
第3の半導体領域である。
FIG. 8 is a diagram showing the configuration of the semiconductor rectifying element according to the prior art described above. In FIG. 8, 1 is a semiconductor substrate, 2
.. 3 is the main electrode, 4 is the insulating film, 11°12 is the main surface, 13
is a first semiconductor region, 14 is a second semiconductor region, and 15 is a third semiconductor region.

第8図に示す従来技術は、互いに反対側に位置する一対
の主表面11,12を有する半導体基体lの一対の主表
面間に、一方の主表面11に隣接するn型の第1の半導
体領域13と、他方の主表面12及び第1の半導体領域
13に隣接し、第1の半導体領域より高不純物濃度を有
するn型の第2の半導体領域14と、一方の主表面11
から第1の半導体領域13内に延在し、一方の主表面側
11側から見たときストライプ形状を有しその長手方向
を揃え相互に所定の間隔を有して並設され、ストライプ
状部分の長手方向の両端において各ストライプ状部分相
互を連結する連結部分とからなり、第1の半導体領域1
3より高不純物濃度を有するp型の第3の半導体領域1
5とを形成して構成されている。
In the prior art shown in FIG. 8, an n-type first semiconductor adjacent to one main surface 11 is placed between a pair of main surfaces of a semiconductor substrate l having a pair of main surfaces 11 and 12 located on opposite sides. region 13 , an n-type second semiconductor region 14 adjacent to the other main surface 12 and the first semiconductor region 13 and having a higher impurity concentration than the first semiconductor region, and one main surface 11
The stripe-like portions extend into the first semiconductor region 13 and have a stripe shape when viewed from one main surface side 11 side, and are arranged in parallel with each other at a predetermined interval with their longitudinal directions aligned. and connecting portions that connect the striped portions at both longitudinal ends of the first semiconductor region 1.
p-type third semiconductor region 1 having an impurity concentration higher than 3;
5.

半導体基体lの一方の主表面11上には、第1の半導体
領域13との界面でショットキー接合を形成し、第3の
半導体領域15の最外周に沿って設けられたSiOっ、
PSGなどの絶縁膜4に覆われた部分を除いた部分で、
主表面11にオーミック接触する第1の主電極2が設け
られ、また、半導体基体1の他方の主表面12には、第
2の半導体領域にオーミック接触する第2の土竜1’1
lii3が設けられている。
On one main surface 11 of the semiconductor substrate l, a Schottky junction is formed at the interface with the first semiconductor region 13, and an SiO layer is provided along the outermost periphery of the third semiconductor region 15.
The part excluding the part covered with the insulating film 4 such as PSG,
A first main electrode 2 is provided in ohmic contact with the main surface 11, and a second earth electrode 1'1 is provided in ohmic contact with the second semiconductor region on the other main surface 12 of the semiconductor substrate 1.
lii3 is provided.

第1の主電極2は、第1の半導体領域13の多数キャリ
アである電子に対してバリアを形成する電極材料、例え
ば、Mo、Tiなとの金属、これら金属のシリサイド、
あるいは、金属やその他の不純物を含む多結晶シリコン
、アモルファスシリコン等使用して形成される。
The first main electrode 2 is made of an electrode material that forms a barrier against electrons, which are majority carriers in the first semiconductor region 13, such as metals such as Mo and Ti, silicides of these metals,
Alternatively, it is formed using polycrystalline silicon, amorphous silicon, or the like containing metal or other impurities.

前述したように構成される従来技術による半導体整流素
子は、逆方向電圧が印加されたとき、第1の半導体領域
13と第3の半導体領域15とによりにより形成される
p−n接合が逆バイアスされ、このpn接合の界面に沿
って延びる空乏層が、リーク電流の流通路をピンチオフ
することにより、リーク電流の低減を図ることができる
ものである。
In the conventional semiconductor rectifying element configured as described above, when a reverse voltage is applied, the pn junction formed by the first semiconductor region 13 and the third semiconductor region 15 is reverse biased. The depletion layer extending along the interface of the pn junction pinches off the flow path of the leakage current, thereby reducing the leakage current.

[発明が解決しようとする課題] 前記従来技術による半導体整流素子は、第1の主電極2
と第1の半導体領域とによるショットキー接合と隣接し
て形成されている基板と反対導電型の第3の半導体領域
15の部分が順方向電流の電流通路をふさぐ形で存在す
るために、電流がショットキー接合部に集中する形で流
れ、順方向電圧降下が増加してしまうという問題点を有
している。
[Problems to be Solved by the Invention] The semiconductor rectifier according to the prior art has a first main electrode 2
Since the portion of the third semiconductor region 15 of the conductivity type opposite to that of the substrate, which is formed adjacent to the Schottky junction formed by the first semiconductor region and the first semiconductor region, exists in a form that blocks the current path of the forward current, the current flows in a concentrated manner at the Schottky junction, resulting in an increase in forward voltage drop.

本発明の目的は、前記従来技術の問題点を解決し、リー
ク電流を低く保つと同時に、順方向電圧降下の増加を抑
えることのできる半導体整流素子を提供することにある
SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor rectifier element that solves the problems of the prior art and can keep leakage current low and at the same time suppress an increase in forward voltage drop.

[課題を解決するための手段] 本発明によれば前記目的は、ショットキー接合に隣接し
て基板領域と反対導電型の半導体領域を備え、逆方向電
圧印加時に、前記反対導電型の半導体領域と基板領域と
の間のpn接合を逆バイアスし、基板領域に拡がる空乏
層により、リーク電流の通路をピンチオフするように構
成し、かつ、前記反対導電型の半導体領域の下部の基板
領域内に、基板領域と同一導電型の基板領域より高不純
物濃度の半導体領域を形成することにより達成される。
[Means for Solving the Problems] According to the present invention, the object is to provide a semiconductor region of a conductivity type opposite to the substrate region adjacent to the Schottky junction, and when a reverse voltage is applied, the semiconductor region of the opposite conductivity type. The pn junction between the semiconductor region and the substrate region is reverse biased, and a depletion layer extending in the substrate region pinches off the path of leakage current, and This is achieved by forming a semiconductor region having a higher impurity concentration than the substrate region having the same conductivity type as the substrate region.

すなわち、本発明は、一対の主表面を有し、対の主表面
間に、一方の主表面に隣接する第1導電型の第1の半導
体領域と、他方の主表面及び第1の半導体領域に隣接し
、第1の半導体領域より高不純物濃度を有する第1導電
型の第2の半導体領域と、一方の主表面から第1の半導
体領域内に延在し、一方の主表面側から見たとき、1つ
、または、略同じ大きさの複数個の欠落部を有する第2
導電型の第3の半導体領域とを有する半導体基体と、 半導体基体の一方の主表面上に設けられ、第3の半導体
領域の欠落部に露出する第1の半導体領域との界面でシ
ョットキー接合を形成し第3の半導体領域にオーミック
接触する第1の主電極と、半導体基体の他方の主表面に
設けられ、第2の半導体領域にオーミック接触する第2
の主電極と、第3の半導体領域の底部と、これと相対す
る第2の半導体領域の部分とに挟まれた第1の半導体領
域の少なくとも1部分に形成された第1の半導体と同じ
導電型を有し、これよりも高不純物濃度の第4の半導体
領域とを備えて形成される。
That is, the present invention has a pair of main surfaces, and between the pair of main surfaces, a first semiconductor region of a first conductivity type adjacent to one main surface, and a first semiconductor region adjacent to the other main surface and the first semiconductor region. a second semiconductor region of the first conductivity type that is adjacent to the first semiconductor region and has a higher impurity concentration than the first semiconductor region; When the second part has one or a plurality of missing parts of approximately the same size,
A Schottky junction is formed at an interface between a semiconductor substrate having a third semiconductor region of a conductive type and a first semiconductor region provided on one main surface of the semiconductor substrate and exposed in the missing portion of the third semiconductor region. a first main electrode formed on the other main surface of the semiconductor substrate and in ohmic contact with the third semiconductor region; and a second main electrode provided on the other main surface of the semiconductor substrate and in ohmic contact with the second semiconductor region.
The same conductivity as the first semiconductor formed in at least a portion of the first semiconductor region sandwiched between the main electrode of the main electrode, the bottom of the third semiconductor region, and a portion of the second semiconductor region opposite thereto. and a fourth semiconductor region having a higher impurity concentration than the fourth semiconductor region.

なお、前述した第3の半導体領域は、ストライブ状及び
多角形状、相互に連結されたストライプ形状、多角形状
、あるいは、これらの変形形状であってよい。
Note that the third semiconductor region described above may have a stripe shape, a polygonal shape, an interconnected stripe shape, a polygonal shape, or a modified shape thereof.

[作 用] 本発明による半導体整流素子は、順方向電圧印加時に、
電流が、基板中で、ショットキー接合下部の電流経路の
最短となる第1の半導体領域だけでなく、第3の半導体
領域底部の下側に形成された、第1の半導体領域に比べ
低い抵抗率を有する第4の半導体領域にも広がって流れ
るようになるため、電流集中が緩和され、基板内におけ
る順り同型圧降下を小さくすることができる。
[Function] The semiconductor rectifier according to the present invention has the following effects when a forward voltage is applied:
In the substrate, the current flows not only through the first semiconductor region where the current path is shortest under the Schottky junction, but also through the lower resistance of the first semiconductor region formed under the bottom of the third semiconductor region. Since the current spreads to the fourth semiconductor region having a high current density, current concentration is alleviated, and the isomorphic pressure drop within the substrate can be reduced.

一方、逆バイアス時には、ショットキー接合下部の第1
の半導体領域に空乏層が広がるため、ショットキー接合
部の表面電界が緩和され、これにより、従来技術の場合
と同程度にリーク電流を少なくすることができる。
On the other hand, during reverse bias, the first
Since the depletion layer spreads in the semiconductor region, the surface electric field of the Schottky junction is relaxed, thereby making it possible to reduce leakage current to the same extent as in the prior art.

[実施例] 以下、本発明による半導体整流素子の実施例を図面によ
り詳細に説明する。
[Example] Hereinafter, an example of a semiconductor rectifier according to the present invention will be described in detail with reference to the drawings.

第1図は本発明の第1の実施例を示す斜視図である。第
1図において、20は第4の半導体領域であり、他の符
号は第8図の場合と同一である。
FIG. 1 is a perspective view showing a first embodiment of the present invention. In FIG. 1, 20 is a fourth semiconductor region, and other symbols are the same as in FIG. 8.

この本発明の第1の実施例は、本発明を単体の半導体整
流素子に適用した例である。
The first embodiment of the present invention is an example in which the present invention is applied to a single semiconductor rectifying element.

第1図において、半導体基体1は、互いに反対側に位置
する一対の主表面11.12を有し、この一対の主表面
間に、一方の主表面11に隣接するn型の第1の半導体
領域13と、他方の主表面12及び第1の半導体領域1
3に隣接し、第1の半導体領域より高不純物濃度を有す
るn型の第2の半導体領域14と、一方の主表面側11
側から見たとき中空円形状を有し、一方の主表面11か
ら第1の半導体領域13内にあり、第1の半導体領域1
3より高不純物濃度を有するp型の第3の半導体領域1
5と、第3の半導体領域15の底部と、これと相対面す
る第2の半導体領域14の主表面11側の表面との間を
連結する、第1の半導体領域より高濃度を有するn型の
第4の半導体領域20とを備えて形成されている。
In FIG. 1, a semiconductor substrate 1 has a pair of main surfaces 11 and 12 located on opposite sides, and an n-type first semiconductor adjacent to one main surface 11 is disposed between the pair of main surfaces 11 and 12. region 13, the other main surface 12 and the first semiconductor region 1
3, an n-type second semiconductor region 14 having a higher impurity concentration than the first semiconductor region, and one main surface side 11
It has a hollow circular shape when viewed from the side, is located within the first semiconductor region 13 from one main surface 11, and is located within the first semiconductor region 1
p-type third semiconductor region 1 having an impurity concentration higher than 3;
5 and an n-type having a higher concentration than the first semiconductor region, which connects the bottom of the third semiconductor region 15 and the surface on the main surface 11 side of the second semiconductor region 14 facing oppositely thereto. A fourth semiconductor region 20 is formed.

そして、第1の主電極2は、半導体基体1の一方の主表
面11上に設けられ、第1の半導体領域13との界面で
ショットキー接合を形成し、第3の半導体領域15と、
その最外周に沿って設けられたSin、   PSGな
どの絶縁膜4に覆われた部分を除いた部分でオーミック
接触している。また、第2の主電極3は、半導体基体1
の他方の主表面12において第2の半導体領域14にオ
ーミック接触している。
The first main electrode 2 is provided on one main surface 11 of the semiconductor substrate 1, forms a Schottky junction at the interface with the first semiconductor region 13, and forms a Schottky junction with the third semiconductor region 15.
Ohmic contact is made at a portion other than a portion covered with an insulating film 4 such as Sin or PSG provided along the outermost periphery. Further, the second main electrode 3 is connected to the semiconductor substrate 1
is in ohmic contact with the second semiconductor region 14 on the other main surface 12 of.

第1の主電極2は、第1の半導体領域13の多数キャリ
アである電子に対してバリアを形成する電極材料、例え
ばMOlTi等の金属、これら金属の′シリサイド、あ
るいは、金属、その他の不純物を含む多結晶シリコンま
たはアモルファスシリコンを使用して形成される。
The first main electrode 2 is made of an electrode material that forms a barrier against electrons, which are majority carriers in the first semiconductor region 13, such as metals such as MOTi, silicides of these metals, metals, and other impurities. It is formed using polycrystalline silicon or amorphous silicon containing.

第2図は本発明の第2の実施例を示す要部斜視図であり
、図の符号は第1図の場合と同一である。
FIG. 2 is a perspective view of essential parts showing a second embodiment of the present invention, and the reference numerals in the figure are the same as those in FIG. 1.

この本発明の第2の実施例は、順方向電流を大きくする
ために、面積の大きい半導体基板による整流素子に本発
明を適用した例である。
This second embodiment of the present invention is an example in which the present invention is applied to a rectifying element using a semiconductor substrate having a large area in order to increase the forward current.

この実施例は、第8図により説明した従来技術において
、第3の半導体領域15の底部と、これと相対面する第
2の半導体領域14の主表面ll側の表面との間を連結
する、第1の半導体領域より高濃度を有するn型の第4
の半導体領域20をを設けて構成したものであり、その
他の構成は、従来技術と同様である。
This embodiment differs from the prior art described with reference to FIG. 8 in that the bottom of the third semiconductor region 15 and the surface on the main surface 11 side of the second semiconductor region 14 facing the third semiconductor region 15 are connected. A fourth n-type semiconductor region having a higher concentration than the first semiconductor region.
The semiconductor region 20 is provided with a semiconductor region 20, and the other structure is the same as that of the prior art.

前述した本発明の第1及び第2の実施例の重要な点は、
新たに、第4の半導体領域20を設けた点にあり、以下
、この第4の半導体領域200作用を説明する。
The important points of the first and second embodiments of the present invention described above are:
The fourth semiconductor region 20 is newly provided, and the function of this fourth semiconductor region 200 will be explained below.

第3図(a)、(b)、第4図(a)、(b)は半導体
整流素子の動作を説明する一部拡大断面図である。
3(a), (b) and FIG. 4(a), (b) are partially enlarged sectional views illustrating the operation of the semiconductor rectifying element.

第3図(a)は、従来技術による整流素子における順バ
イアス時の電流の流れを矢印により示したもので、n型
の第1の半導体領域13が略均−な抵抗率をもつため、
低抵抗である第2の半導体領域14を通った電流は、ア
ノード電極である第1の主電極2側のショットキー接合
へ最短距離で流れようとし、ショットキー接合部下部の
n型の第1の半導体領域13で電流集中を起し、この部
分における電圧降下が増加する。
FIG. 3(a) shows the flow of current during forward bias in a rectifying element according to the prior art using arrows. Since the n-type first semiconductor region 13 has a substantially uniform resistivity,
The current that has passed through the second semiconductor region 14, which has a low resistance, tries to flow in the shortest distance to the Schottky junction on the side of the first main electrode 2, which is the anode electrode, and flows through the n-type first Schottky junction below the Schottky junction. Current concentration occurs in the semiconductor region 13, and the voltage drop in this portion increases.

一方、第3図(b)は、本発明の第1、第2の実施例に
おける順バイアス時の状態を示しており、第3の半導体
領域15の下部に第1の半導体領域より低抵抗な第4の
半導体領域20を有しているので、第2の半導体領域1
4を通った電流は、ショットキー接合部への最短距離を
通ろうとするものと、低抵抗の第4の半導体領域20を
通ってから、ショットキー接合部に流れ込むものとに分
かれることになる。
On the other hand, FIG. 3(b) shows the state at the time of forward bias in the first and second embodiments of the present invention. Since it has the fourth semiconductor region 20, the second semiconductor region 1
The current flowing through Schottky junction 4 is divided into one that attempts to travel the shortest distance to the Schottky junction and one that flows through the fourth semiconductor region 20 of low resistance and then flows into the Schottky junction.

この結果、本発明の実施例は、第3図(a)に示す従来
技術の場合のような電流集中が緩和され、順方向電圧降
下の増大を抑えることができる。
As a result, in the embodiment of the present invention, current concentration as in the case of the prior art shown in FIG. 3(a) is alleviated, and an increase in forward voltage drop can be suppressed.

第3図<a)、(b)において、ショットキー接合を形
成する第1の主電極2の材料であるバリアメタルを共通
とし、第1の半導体領域13の抵抗率をρ1 、第4の
半導体領域20の抵抗率をρ4、第3図(b)の断面図
において、交互に存在する第4の半導体領域と第1の半
導体領域の巾をそれぞれ、W4、Wlとし、第3の半導
体領域15の底部から第2の半導体領域14までの距離
をD、カソード電極である第2の主電極3側での順方向
バイアス時の電流密度をJ、とすると、第3図(a)に
おける順方向電圧降下Vaと、第3図(b)における順
方向電圧降下vbとの差、ΔVは、はぼ次式%式% 一例として、ρ、=1Ω印、ρ、=0.5Ω印、D=5
μm%W4=10pm%W+=2μm、J。
In FIGS. 3A and 3B, the barrier metal that is the material of the first main electrode 2 forming the Schottky junction is common, the resistivity of the first semiconductor region 13 is ρ1, and the fourth semiconductor The resistivity of the region 20 is ρ4, the widths of the alternating fourth semiconductor region and first semiconductor region are W4 and Wl, respectively, in the cross-sectional view of FIG. 3(b), and the third semiconductor region 15 If the distance from the bottom of the semiconductor region 14 to the second semiconductor region 14 is D, and the current density at the time of forward bias on the side of the second main electrode 3, which is the cathode electrode, is J, then the forward direction in FIG. The difference between the voltage drop Va and the forward voltage drop vb in FIG. 3(b), ΔV, is expressed by the following formula: For example, ρ = 1Ω mark, ρ = 0.5Ω mark, D = 5
μm%W4=10pm%W+=2μm, J.

=100A/cdとすると、ΔV=0,047Vとなり
、第3図(b)に示す本発明の実施例の構造では、第3
図(a)に示す従来技術の構造より、順方向電圧降下を
約0.047V低減することができる。
= 100A/cd, ΔV=0,047V, and in the structure of the embodiment of the present invention shown in FIG.
The forward voltage drop can be reduced by about 0.047V compared to the conventional structure shown in FIG.

第4図(a)、(b)は、従来技術及び本発明の実施例
における逆バイアス電圧印加時の空乏層の広がりを示し
たものであり、第4図(a)、(b)ともに、第1の半
導体領域13内のショットキー接合下部に広がる空乏層
は同程度であり、空乏層の端50がほぼ同じ位置にある
。従って、ショットキー接合部の界面電界も同程度であ
り、電界によるショットキーバリアの低減効果も同程度
であり、バリアメタルが共通であれば、リーク電流も同
程度である。
FIGS. 4(a) and 4(b) show the spread of the depletion layer when a reverse bias voltage is applied in the prior art and the embodiment of the present invention. The depletion layer extending below the Schottky junction in the first semiconductor region 13 is of the same extent, and the ends 50 of the depletion layer are located at approximately the same position. Therefore, the interfacial electric field at the Schottky junction is also about the same level, the effect of reducing the Schottky barrier due to the electric field is also about the same level, and if the barrier metal is common, the leakage current is also about the same level.

前述の説明から判るように、第1図、第2図に示す本発
明の第1、第2の実施例による半導体整流素子は、逆バ
イアス時のリーク電流を低く抑えたまま、順バイアス時
の電圧降下を小さくすることができ、半導体整流素子の
順方向損失を小さくすることができる。
As can be seen from the above description, the semiconductor rectifying elements according to the first and second embodiments of the present invention shown in FIGS. The voltage drop can be reduced, and the forward loss of the semiconductor rectifier can be reduced.

第5図(a)は本発明の第3の実施例を示す断面図であ
る。
FIG. 5(a) is a sectional view showing a third embodiment of the present invention.

この第3の実施例は、第2図に示した第2の実施例にお
いて、半導体基体1のアノードとなる第1の主電極2側
の主表面11側から半導体基体内部へ、後工程で形成さ
れる第3の半導体領域15よりも深く、第4の半導体領
域20を、第3の半導体領域15を形成する前に形成し
て構成したものである。
This third embodiment differs from the second embodiment shown in FIG. The fourth semiconductor region 20 is formed deeper than the third semiconductor region 15 before forming the third semiconductor region 15.

この本発明の第3の実施例は、半導体基体の表面から不
純物を拡散することにより、比較的容易に形成できると
いう利点を有している。
This third embodiment of the present invention has the advantage that it can be formed relatively easily by diffusing impurities from the surface of the semiconductor substrate.

第5図(b)は本発明の第4の実施例を示す断面図であ
る。
FIG. 5(b) is a sectional view showing a fourth embodiment of the present invention.

この第4の実施例は、第4の半導体領域20を、第2の
半導体領域に隣接させ、第3の半導体領域15とは分離
して形成したものである。
In this fourth embodiment, a fourth semiconductor region 20 is formed adjacent to the second semiconductor region and separated from the third semiconductor region 15.

この本発明の第4の実施例は、ショットキー接合に近い
場所に、第1の半導体領域13が大きく広がり、ショッ
トキー接合から離れた。第2の半導体領域14に近い場
所に、より低抵抗の第4の半導体領域20が広がってい
るため、逆バイアス時のリーク電流の低減と、順バイア
ス時の電圧降下の低減とを効率的に実現することができ
る。また、この実施例は、第3の半導体領域15が、第
4の半導体領域20には接触せずに、より低不純物濃度
を有する第1の半導体領域13とpn接合を形成するた
め、逆バイアス時の耐圧が向上するという効果を奏する
In this fourth embodiment of the present invention, the first semiconductor region 13 is largely expanded in a location close to the Schottky junction and is away from the Schottky junction. Since the fourth semiconductor region 20 with lower resistance is spread near the second semiconductor region 14, it is possible to efficiently reduce leakage current during reverse bias and voltage drop during forward bias. It can be realized. Further, in this embodiment, the third semiconductor region 15 forms a pn junction with the first semiconductor region 13 having a lower impurity concentration without contacting the fourth semiconductor region 20, so that the reverse bias This has the effect of improving the withstand pressure at times.

第5図(c)は本発明の第5の実施例を示す断面図であ
る。
FIG. 5(c) is a sectional view showing a fifth embodiment of the present invention.

この第5の実施例は、5図(a)及び第5図(b)に示
した実施例の構造を複合した構造を備えたものであり、
順方向電圧降下をより小さなものとすることができる。
This fifth embodiment has a structure that combines the structures of the embodiments shown in FIGS. 5(a) and 5(b),
The forward voltage drop can be made smaller.

第6図は本発明の第6の実施例を示す要部斜視図である
FIG. 6 is a perspective view of essential parts showing a sixth embodiment of the present invention.

この本発明の第6の実施例は、第2図により説明した第
2の実施例の変形例であり、第3の半導体領域15の一
方の主表面11側に凹部を形成した点で、第2の実施例
と相違している。
This sixth embodiment of the present invention is a modification of the second embodiment explained with reference to FIG. This is different from the second embodiment.

この実施例は、形成された凹部表面が、第1の半導体領
域と第3の半導体領域との間に形成されるpn接合から
離れているため、逆バイアス時、凹部の側壁の第3の半
導体領域15から伸びる空乏層同士がピンチし易く、シ
ョットキー接合部の電界を弱める効果が大きく、リーク
電流をより小さくすることができるという効果を有する
。また、第6図の凹部に導電材を埋設して、主表面を平
にした上で、アノード側となる第1の主電極2を形成す
れば、第1の主電極2の断線が生起しにくくなる。
In this embodiment, since the surface of the formed recess is away from the pn junction formed between the first semiconductor region and the third semiconductor region, when reverse bias is applied, the third semiconductor on the side wall of the recess The depletion layers extending from the region 15 are likely to pinch each other, which has a large effect of weakening the electric field at the Schottky junction, and has the effect of further reducing leakage current. Furthermore, if the first main electrode 2 on the anode side is formed after burying a conductive material in the recess shown in FIG. 6 to make the main surface flat, disconnection of the first main electrode 2 will not occur. It becomes difficult.

第7図は本発明の更に異なる他の実施例を一方の主表面
11側から見たパターンを示す図である。
FIG. 7 is a diagram showing a pattern of still another embodiment of the present invention viewed from one main surface 11 side.

第7図において1点線は第4の半導体領域20の水平断
面上でのパターンである。
In FIG. 7, a one-dot line is a pattern on a horizontal cross section of the fourth semiconductor region 20. In FIG.

第7図(a)及び(b)は、第3及び第4の半導体領域
15.20を多数個の矩形状及び円形状にした場合の実
施例を示している。
FIGS. 7(a) and 7(b) show an embodiment in which the third and fourth semiconductor regions 15, 20 are formed into a large number of rectangular and circular shapes.

これらの実施例は、第3の半導体領域15をストライプ
状にする場合に比較して、順方向電流の通流面積を広く
できる利点を有している。
These embodiments have the advantage that the area through which the forward current flows can be made wider, compared to the case where the third semiconductor region 15 is formed in a stripe shape.

第7図(c)は、第3及び第4の半導体領域15.20
をストライプ状に形成する部分と、外周部にに形成する
部分とに分けて形成し、これらを連結しない構造を有し
ている。また、第7図(d)は、第3及び第4の半導体
領域15.20の欠落部を、多数の矩形部として形成し
、ショットキー接合部分の面積を少なくした例である。
FIG. 7(c) shows the third and fourth semiconductor regions 15.20.
It has a structure in which it is formed separately into a striped part and a peripheral part, and these parts are not connected. Moreover, FIG. 7(d) is an example in which the missing portions of the third and fourth semiconductor regions 15, 20 are formed as a large number of rectangular portions to reduce the area of the Schottky junction portion.

これらの実施例の場合にも、前述したと同様な効果を奏
することができる。
In the case of these embodiments as well, the same effects as described above can be achieved.

以上、本発明による半導体整流素子を代表的な実施例を
用いて説明したが、本発明は、これらに限定されるもの
ではなく、本発明の技術思想内で種々の変更が可能であ
る。
Although the semiconductor rectifying device according to the present invention has been described above using typical examples, the present invention is not limited to these examples, and various modifications can be made within the technical idea of the present invention.

[発明の効果] 以上説明したように本発明によれば、従来技術による場
合と同程度の逆方向リーク電流を保持しつつ、順方向の
電圧降下を小さくすることができ、ダイオード特性のト
レードオフ関係を向上させることができる、電力損失の
小さい優れた特性の半導体整流素子を提供することがで
きる。
[Effects of the Invention] As explained above, according to the present invention, it is possible to reduce the forward voltage drop while maintaining the same level of reverse leakage current as in the prior art, thereby reducing the trade-off in diode characteristics. It is possible to provide a semiconductor rectifying element with excellent characteristics and low power loss, which can improve the relationship.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図、第2図は本発明の第1、第2の実施例を示す斜
視図、第3図、第4図は本発明の詳細な説明するための
一部拡大断面図、第5図、第6図、第7図は本発明の他
の実施例を示す概略図、第8図は従来技術の構成を示す
図である。 l・・・・・・半導体基体、2.3・・・・・・主電極
、4・・・・・・絶縁膜、11.12・・・・・・主表
面、13・・・・・・第1の半導体領域、14・・・・
・・第2の半導体領域、15・・・第3の半導体領域、
20・・・・・・第4の半導体領域。 第1区 1:イ導怪岑峰 2.3:立聾1斐 第 図 第 図 (a) (b) (C) (a) (a) 第 図 第4 図 第 図 (b) (b) 第 図 第 図
1 and 2 are perspective views showing the first and second embodiments of the present invention, FIGS. 3 and 4 are partially enlarged sectional views for explaining the present invention in detail, and FIG. 5 , FIG. 6, and FIG. 7 are schematic diagrams showing other embodiments of the present invention, and FIG. 8 is a diagram showing the configuration of the prior art. l...Semiconductor base, 2.3...Main electrode, 4...Insulating film, 11.12...Main surface, 13... -First semiconductor region, 14...
... second semiconductor region, 15 ... third semiconductor region,
20...Fourth semiconductor region. 1st ward 1: 2.3: Standing deaf 1 斑 fig fig (a) (b) (C) (a) (a) fig 4 fig fig fig (b) (b) Figure Figure

Claims (1)

【特許請求の範囲】 1、ショットキー接合に隣接して基板領域と反対導電型
の半導体領域を備え、逆方向電圧印加時に、前記反対導
電型の半導体領域と基板領域との間のpn接合が逆バイ
アスされ、基板領域に拡がる空乏層によりピンチオフさ
れるように構成した半導体整流素子において、前記反対
導電型の半導体領域の下部の基板領域内に、基板領域と
同一導電型の基板領域より高不純物濃度の半導体領域を
形成したことを特徴とする半導体整流素子。 2、一対の主表面間に、一方の主表面に隣接する第1導
電型の第1の半導体領域、他方の主表面及び前記第1の
半導体領域に隣接し、第1の半導体領域より高不純物濃
度を有する第1導電型の第2の半導体領域、及び、一方
の主表面から第1の半導体領域内に延在し、一方の主表
面側から見たとき、1つ、または、略同じ大きさの複数
個の欠落部を有する第2導電型の第3の半導体領域を有
する半導体基体を備え、 前記半導体基体の一方の主表面上に設けられ、第3の半
導体領域の欠落部に露出する第1の半導体領域との界面
でショットキー接合を形成し、第3の半導体領域にオー
ミック接触する第1の主電極と、 前記半導体基体の他方の主表面に設けられ、第2の半導
体領域にオーミック接触する第2の主電極と、 前記第3の半導体領域の底部と、これと相対する第2の
半導体領域の部分とに挟まれた第1の半導体領域の少な
くとも1部分に形成された第1の半導体領域と同じ導電
型を有し、これよりも高不純物濃度の第4の半導体領域
とを形成して構成されたことを特徴とする半導体整流素
子。 3、前記第4の半導体領域が、第3の半導体領域と第2
の半導体領域とが相対するほぼ全域に亘り、これらの半
導体領域を連結する形で形成されることを特徴とする特
許請求の範囲第2項記載の半導体整流素子。 4、前記第3の半導体領域が、長手方向を揃えかつ略等
間隔を有して並設されたストライプ状部分と、ストライ
プ状部分の長手方向の両端において各ストライプ状部分
相互を連結する連結部分とから成っていることを特徴と
する特許請求の範囲第2項または第3項記載の半導体整
流素子。 5、前記第3の半導体領域の欠落部が一方の主表面側か
らみたとき多角形状を有することを特徴とする特許請求
の範囲第2項または第3項記載の半導体整流素子。 6、前記第3の半導体領域に、一方の主表面に開口を有
する凹部が設けられ、凹部表面が第1の半導体領域と第
3の半導体領域との間に形成されるpn接合から離れて
いることを特徴とする特許請求の範囲第2項ないし第5
項のうち1項記載の半導体整流素子。 7、前記凹部に導電性物質が充填されていることを特徴
とする特許請求の範囲第6項記載の半導体整流素子。
[Claims] 1. A semiconductor region of the opposite conductivity type to the substrate region is provided adjacent to the Schottky junction, and when a reverse voltage is applied, the pn junction between the semiconductor region of the opposite conductivity type and the substrate region is formed. In a semiconductor rectifying element configured to be reverse-biased and pinched off by a depletion layer spreading in a substrate region, a substrate region under the semiconductor region of the opposite conductivity type has a higher impurity concentration than a substrate region of the same conductivity type as the substrate region. A semiconductor rectifying element characterized by forming a semiconductor region with high concentration. 2. Between the pair of main surfaces, a first semiconductor region of the first conductivity type adjacent to one main surface, a semiconductor region adjacent to the other main surface and the first semiconductor region and having a higher impurity content than the first semiconductor region; a second semiconductor region of the first conductivity type having a concentration, and a second semiconductor region extending from one main surface into the first semiconductor region and having one or substantially the same size when viewed from the one main surface side. a semiconductor substrate having a third semiconductor region of a second conductivity type having a plurality of missing portions, the semiconductor substrate being provided on one main surface of the semiconductor substrate and exposed to the missing portions of the third semiconductor region; a first main electrode that forms a Schottky junction at the interface with the first semiconductor region and makes ohmic contact with the third semiconductor region; A second main electrode in ohmic contact, a second main electrode formed in at least a portion of the first semiconductor region sandwiched between the bottom of the third semiconductor region and a portion of the second semiconductor region opposite thereto. 1. A semiconductor rectifying element comprising a fourth semiconductor region having the same conductivity type as the first semiconductor region and having a higher impurity concentration than the first semiconductor region. 3. The fourth semiconductor region is connected to the third semiconductor region and the second semiconductor region.
3. The semiconductor rectifier element according to claim 2, wherein the semiconductor rectifying element is formed in such a manner that these semiconductor regions are connected over substantially the entire area where these semiconductor regions face each other. 4. Striped portions in which the third semiconductor regions are aligned in the longitudinal direction and arranged at approximately equal intervals; and a connecting portion that connects the striped portions at both ends of the striped portion in the longitudinal direction. A semiconductor rectifying element according to claim 2 or 3, characterized in that it consists of: 5. The semiconductor rectifying device according to claim 2 or 3, wherein the missing portion of the third semiconductor region has a polygonal shape when viewed from one main surface side. 6. The third semiconductor region is provided with a recess having an opening on one main surface, and the surface of the recess is separated from the pn junction formed between the first semiconductor region and the third semiconductor region. Claims 2 to 5 characterized in that
The semiconductor rectifying element according to item 1 of the items. 7. The semiconductor rectifying element according to claim 6, wherein the recess is filled with a conductive material.
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