JPH046874A - Semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 230000004888 barrier function Effects 0.000 claims abstract description 26
- 239000012535 impurity Substances 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 31
- 229910052710 silicon Inorganic materials 0.000 claims description 31
- 239000010703 silicon Substances 0.000 claims description 31
- 229910052751 metal Inorganic materials 0.000 claims description 15
- 239000002184 metal Substances 0.000 claims description 15
- 238000009792 diffusion process Methods 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 20
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 abstract description 8
- 229910052719 titanium Inorganic materials 0.000 abstract description 8
- 239000010936 titanium Substances 0.000 abstract description 8
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 5
- 239000011574 phosphorus Substances 0.000 abstract description 5
- 238000010438 heat treatment Methods 0.000 abstract description 4
- 229910021341 titanium silicide Inorganic materials 0.000 abstract description 2
- -1 phosphorus ions Chemical class 0.000 abstract 2
- 230000002401 inhibitory effect Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 13
- 238000000034 method Methods 0.000 description 11
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 229910052736 halogen Inorganic materials 0.000 description 2
- 150000002367 halogens Chemical class 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical group [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 238000005979 thermal decomposition reaction Methods 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 229910001868 water Inorganic materials 0.000 description 1
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ショットキー障壁ダイオードを用いた不揮発
性メモリーに適用して有効な技術に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a technique that is effective when applied to a nonvolatile memory using a Schottky barrier diode.
従来の構造は、第３図の様に、１は半導体基板、２は第
１絶縁膜、３は下層配線層（高濃度に不純物を含んだ多
結晶シリコンなと）、４は半導体膜（ＩＸＩＯ１７ａ
ｔ ｏｍｓ−ｃｍ−’程度の不純物を含んだ多結晶シリ
コン膜なと）、５は第２絶縁膜、６は金属膜（チタンや
白金など）、７は真性シリコン膜（不純物を含まない多
結晶シリコン膜など）、８は配線層（アルミニウム膜な
と）であった。In the conventional structure, as shown in Fig. 3, 1 is a semiconductor substrate, 2 is a first insulating film, 3 is a lower wiring layer (polycrystalline silicon containing a high concentration of impurities), and 4 is a semiconductor film (IXIO17a).
5 is a second insulating film, 6 is a metal film (titanium, platinum, etc.), and 7 is an intrinsic silicon film (polycrystalline silicon film containing no impurities). 8 was a wiring layer (aluminum film, etc.).
ダイオードとシリコン膜を１つのセルとして用いた不揮
発性メモリーの一つに、第３図にある様に、金属膜６と
半導体膜９とからなるショットキー障壁ダイオード上に
、真性シリコン膜７を形成し、これを第４図の様に格子
状に配置した構造かある。ただし、第３図は、より良く
説明するために、３個のセルの断面図を示している。１
つのセルはスイッチとダイオードで形成されており、ス
イッチのＯＮとＯＦＦにより情報を判別する。この構造
は、ＩＴＩＭＥＦＲＯＭ （１度のみ電気的書き込み可
能型読み出し専用メモリー）と言われている。第４図に
おいて、ダイオードは、ショットキー障壁ダイオードで
ある。ダイオードは、格子状に配置した時に、他のセル
からの電流を阻止する役割を果す。またスイッチは、前
記真性シリコン膜７が役割を果す。In one type of nonvolatile memory that uses a diode and a silicon film as one cell, as shown in FIG. 3, an intrinsic silicon film 7 is formed on a Schottky barrier diode consisting of a metal film 6 and a semiconductor film 9. However, there is a structure in which these are arranged in a grid pattern as shown in Fig. 4. However, FIG. 3 shows a cross-sectional view of three cells for better explanation. 1
Each cell is made up of a switch and a diode, and information is determined by turning the switch on and off. This structure is referred to as ITIMEFROM (Electrically Once Programmable Read Only Memory). In FIG. 4, the diode is a Schottky barrier diode. The diodes, when arranged in a grid, serve to block current flow from other cells. Further, the intrinsic silicon film 7 plays a role as a switch.
すなわち、電気的に書き込む前は、前記真性シリコン膜
７の抵抗が高い。すなわち５Ｖ程度の電圧を印加しても
微量の電流しか流れないので、スイッチが切れている状
態（ＯＦＦ状態）である。That is, before electrical writing, the resistance of the intrinsic silicon film 7 is high. That is, even if a voltage of about 5 V is applied, only a small amount of current flows, so the switch is in an off state (OFF state).
電気的に書き込む、すなわち２０Ｖ前後の電圧を前記真
性シリコン膜７に印加すると、前記真性シリコン膜７に
破壊が生じ電流が流れやすくなり、スイッチか入った状
態（ＯＮ状態）となる。When electrical writing is performed, that is, when a voltage of about 20 V is applied to the intrinsic silicon film 7, the intrinsic silicon film 7 is broken and current flows easily, resulting in a switch-on state (ON state).
ＩＴＩＭＥＦＲＯＭは、この前記真性シリコン膜７の破
壊の前・後の電流値の大・小により、情報を引き出して
いる。The ITIMEFROM extracts information based on the magnitude of the current value before and after the destruction of the intrinsic silicon film 7.
しかし、従来技術では、熱処理の際シヨ・ソトキー障壁
ダイオードである前記半導体膜７に、前記下層配線層３
の不純物が流れ込み、ショットキ障壁ダイオード特性を
劣化させるという問題点を有する。However, in the prior art, during heat treatment, the semiconductor film 7, which is a Yo-Sotky barrier diode, is
This has the problem that impurities flow in and deteriorate the Schottky barrier diode characteristics.
セルを微細化するために、前記下層配線３は高濃度（Ｉ
ＸＩＯ”ａ ｔ ｏｍｓ−ｃｍ−３以上）に不純物を注
入したシリコン膜にするのが一般的である。なぜならシ
リコン膜は、細く加工できるからである。また前記半導
体膜４も微量の不純物が注入されている。それらの不純
物を活性化させるために熱処理を行なう。しかしこのと
き、前記下層配線３の不純物が、前記半導体膜４に雪崩
込み、前記金属膜６まで達してしまう。これは、前記下
層配線３と前記金属膜６との距離（前記半導体膜４の膜
厚）が短かいためである。前記半導体膜７の不純物（リ
ンまたはボロンまたは砒素など）濃度は、１×１０２０
ａｔＯ１０２０ａｔＯなどが適当である。濃度を高くし
すぎると、ショットキー障壁ダイオードの逆方向電流（
拡散電流）が増大してしまうという問題点を有する。本
発明者の実験によると、ＯＮ電流とＯＦＦ電流の絶対値
の差は６ケタはどであった。しかし、不純物が金属膜ま
て達すると、１ケタ以下に低下してしまった。またこの
様なセルをＩＴＩＭＥＦＲＯＭのセルにすると、他のセ
ルからの電流を阻止できなくなってしまう。したがって
、ＯＮ電流とＯＦＦ電流との差も小さくなり、情報の有
・無を感知することは不可能であるという問題点を有す
る。In order to miniaturize the cell, the lower layer wiring 3 has a high concentration (I).
It is common to use a silicon film into which an impurity is implanted (XIO"at oms-cm-3 or more). This is because the silicon film can be processed to be thin. Furthermore, the semiconductor film 4 is also implanted with a small amount of impurity. Heat treatment is performed to activate these impurities. However, at this time, the impurities in the lower wiring 3 avalanche into the semiconductor film 4 and reach the metal film 6. This is because the distance between the lower wiring 3 and the metal film 6 (thickness of the semiconductor film 4) is short.The impurity (phosphorous, boron, arsenic, etc.) concentration of the semiconductor film 7 is 1×1020.
atO1020atO etc. are suitable. If the concentration is too high, the reverse current of the Schottky barrier diode (
This has the problem that the diffusion current (diffusion current) increases. According to the inventor's experiments, the difference in absolute values between the ON current and the OFF current was 6 digits. However, when the impurities reached the metal film, the value decreased to less than one digit. Furthermore, if such a cell is used as an ITIMEFROM cell, it becomes impossible to block current from other cells. Therefore, the difference between the ON current and the OFF current becomes small, and there is a problem in that it is impossible to detect the presence or absence of information.
そこで本発明は、この様な問題点を解決するもので、そ
の目的とするところは、熱処理をしても前記下層配線の
不純物を、前記金属膜６まで達させない良好な特性を有
するショットキー障壁ダイオード及びＩＴＩＭＥＰＲＯ
Ｍ用セルを提供するところにある。The present invention is intended to solve these problems, and its purpose is to provide a Schottky barrier having good characteristics that prevents impurities in the underlying wiring from reaching the metal film 6 even after heat treatment. Diode and ITIMEPRO
The company provides cells for M.
本発明の半導体装置は、
（１）半導体基板上に第１絶縁膜が形成されており、前
記第１絶縁膜上には、高濃度に不純物を注入した第１シ
リコン膜が形成されており、前記第１シリコン膜上には
、第２絶縁膜が形成されており、前記第２絶縁膜には第
１コンタクトホールが形成されており、前記第２絶縁膜
及び前記第１コンタクトホール上には第２シリコン膜が
形成されており、前記第２シリコン膜上には、第３絶縁
膜が形成されており、前記第３絶縁膜には第２コンタク
トホールが形成されており、前記第２コンタクトホール
の前記第２シリコン膜上には、金属膜が形成されており
、前記金属膜上には配線層が形成されており、前記第２
シリコン膜と前記金属膜とがショットキー障壁ダイオー
ドとなっている構造において、前記第２コンタクトホー
ルの下には、前記第１コンタクトホールが位置していな
いことを特徴とする。The semiconductor device of the present invention includes: (1) a first insulating film is formed on a semiconductor substrate; a first silicon film into which impurities are implanted at a high concentration is formed on the first insulating film; A second insulating film is formed on the first silicon film, a first contact hole is formed in the second insulating film, and a first contact hole is formed on the second insulating film and the first contact hole. A second silicon film is formed, a third insulating film is formed on the second silicon film, a second contact hole is formed in the third insulating film, and the second contact hole is formed in the third insulating film. A metal film is formed on the second silicon film of the hole, a wiring layer is formed on the metal film, and a wiring layer is formed on the second silicon film.
In the structure in which the silicon film and the metal film form a Schottky barrier diode, the first contact hole is not located below the second contact hole.
第１図は、本発明の１実施例における半導体装置の断面
図である。また第２図（ａ）〜第２図（ｄ）は、その製
造工程ごとの主要断面図である。FIG. 1 is a sectional view of a semiconductor device in one embodiment of the present invention. Moreover, FIGS. 2(a) to 2(d) are main sectional views for each manufacturing process.
なお、実施例の全図において、同一の機能を有するもの
には、同一の符号を付け、その繰り返しの説明は省略す
る。また第１図及び第２図（ａ）〜第２図（ｄ）にわた
り、より良く説明するために、３個のセルの断面図を示
している。以下、第２図（ａ）〜第２図（ｄ）に従い、
説明していく。In addition, in all the figures of the embodiment, parts having the same functions are given the same reference numerals, and repeated explanations thereof will be omitted. In addition, cross-sectional views of three cells are shown in FIGS. 1 and 2(a) to 2(d) for better explanation. Hereinafter, according to FIGS. 2(a) to 2(d),
I'll explain.
ここでは説明の都合上、Ｎ型ショットキー陣壁ノ〈リア
ダイオードを用いた例につき説明する。For convenience of explanation, an example using an N-type Schottky diode (rear diode) will be described here.
まず、第２図（ａ）の如く、半導体基板１上に、ＣＶＤ
法（化学気相成長法）により第１絶縁膜２を形成する。First, as shown in FIG. 2(a), CVD is applied onto the semiconductor substrate 1.
The first insulating film 2 is formed by a chemical vapor deposition method (chemical vapor deposition method).
ＳｉＯ２膜で２０００Ａぐらいか適当であろう。そして
前記第１絶縁膜２上に下層配線としてＣＶＤ法により第
１多結晶シリコン膜９を３０００Ａ程度形成する。通常
モノシランガスの熱分解により多結晶シリコンを堆積さ
せる。そしてこの第１多結晶シリコン膜９を低抵抗化す
るために、例えばリン元素をイオン打ち込み法を用いて
、６Ｘ１０１５ａ ｔ ｏｍｓ ａｃｍ−２以上注入す
る。リンのかわりに砒素でも良い。Approximately 2000A would be appropriate for a SiO2 film. Then, a first polycrystalline silicon film 9 having a thickness of about 3000 Å is formed on the first insulating film 2 as a lower layer wiring by CVD. Polycrystalline silicon is usually deposited by thermal decomposition of monosilane gas. In order to lower the resistance of this first polycrystalline silicon film 9, for example, phosphorus element is implanted in an amount of 6×10 15 a toms acm −2 or more using an ion implantation method. Arsenic may be used instead of phosphorus.
そして、前記第１多結晶シリコン膜９上に、ＣＶＤ法に
より第２絶縁膜１０を形成する。５ｔ０２１１！Ｉて３
０００人程が適当であろう。そして、これ以後に形成す
るショットキー障壁ダイオードと接続するために、第１
コンタクトホールを、フォト及びエツチングの工程によ
り形成する。なおこの前記第１コンタクトホールは、以
後に形成するショットキー障壁ダイオードの真下には作
らないようにする。Then, a second insulating film 10 is formed on the first polycrystalline silicon film 9 by a CVD method. 5t0211! Ite3
000 people would be appropriate. Then, in order to connect to the Schottky barrier diode that will be formed later,
Contact holes are formed by photo and etching processes. Note that this first contact hole is not formed directly below the Schottky barrier diode that will be formed later.
次に第２図（ｂ）の如く、ショットキー障壁ダイオード
のＮ型シリコン膜用に、第２多結晶シリコン膜１１を、
前記第１多結晶シリコン膜９と同様な方法で、３０００
人堆積させる。そしてＮ型にするために、例えばリン元
素をイオン打ち込み法を用いて注入する。このイオン打
ち込みのり。Next, as shown in FIG. 2(b), a second polycrystalline silicon film 11 is formed for the N-type silicon film of the Schottky barrier diode.
In the same manner as the first polycrystalline silicon film 9,
Deposit people. Then, to make it N-type, for example, phosphorus element is implanted using an ion implantation method. This ion implant glue.
ＳＥ量は、ショットキー障壁ダイオードの特性を左右す
るので慎重に決定する必要かある。逆方向、電流が小さ
く、かつシート抵抗値を小さくする必要があり、１×１
０１３〜１×１０１０１４ａｔＯ・ｃｍ−２が適当であ
ろう。そして前記第１多結晶シリコン膜９及び前記第２
多結晶膜１１の不純物を活性化させるために、Ｎ２雰囲
気中で、熱する。Since the amount of SE affects the characteristics of the Schottky barrier diode, it is necessary to carefully determine the amount of SE. In the reverse direction, the current is small and the sheet resistance value needs to be small, so 1×1
013 to 1×101014 atO·cm −2 would be appropriate. The first polycrystalline silicon film 9 and the second polycrystalline silicon film 9
In order to activate the impurities in the polycrystalline film 11, it is heated in an N2 atmosphere.
ハロゲンランプを用いて、１０００℃６０秒程度、熱す
る。Heat at 1000°C for about 60 seconds using a halogen lamp.
次に第２図（Ｃ）の如く、層間の絶縁膜として、第３絶
縁膜１２を形成する。例えばＣＶＤ法により、５ｉｎ２
膜を３０００人はど形成するのが適当であろう。そして
、フォト及びエツチング法により、ショットキー障壁ダ
イオードを形成する箇所の前記第３絶縁膜１２を除去す
る。通常半導体装置を製造する時に用いられている有機
系レジストを用いフッ酸液なとでエツチングする。Next, as shown in FIG. 2(C), a third insulating film 12 is formed as an interlayer insulating film. For example, by CVD method, 5in2
It would be appropriate to form the film by 3000 people. Then, the third insulating film 12 at the portion where the Schottky barrier diode will be formed is removed by photo-etching. Etching is performed using a hydrofluoric acid solution using an organic resist that is normally used when manufacturing semiconductor devices.
そして全面に、例えば、チタン１１１３をスパッタ法に
より形成し、ハロゲンランプを用いて、７００℃６０秒
はど熱する。そのことにより、前記第３絶縁膜１２を除
去した箇所のチタン膜１３はその下の前記第２多結晶シ
リコン膜１１と反応して、チタンシリサイドになる。そ
の後、アンモニア及び水及び過酸化水素水の混合液によ
り、チタンシリサイド化した部分以外の前記チタン膜１
３がエツチングされる。Then, for example, titanium 1113 is formed on the entire surface by sputtering, and heated to 700° C. for 60 seconds using a halogen lamp. As a result, the titanium film 13 at the location where the third insulating film 12 has been removed reacts with the second polycrystalline silicon film 11 therebelow, and becomes titanium silicide. After that, the titanium film 1 other than the titanium silicided portion is treated with a mixture of ammonia, water, and hydrogen peroxide.
3 is etched.
次に第２図（ｄ）の如く、スイッチとなる真性シリコン
膜１４を形成する。これも、前記第１多結晶シリコン膜
９及び前記第２多結晶シリコン膜１１と、同様に、ＣＶ
Ｄ法により、２００ＯＡ形成する。そして、フォト及び
エツチング法により、不要の部分を取り除く。Next, as shown in FIG. 2(d), an intrinsic silicon film 14 serving as a switch is formed. Similarly to the first polycrystalline silicon film 9 and the second polycrystalline silicon film 11, CV
200OA is formed by method D. Then, unnecessary portions are removed using photo and etching methods.
最後に、第１図の如く、前記第３絶縁膜１２上及び前記
真性シリコン膜１４上に引き出し配線１５を形成する。Finally, as shown in FIG. 1, lead wiring 15 is formed on the third insulating film 12 and the intrinsic silicon film 14.
アルミニウムをスパッタ法により形成し、フォト及びエ
ツチング性により不要な部分を排除するのが一般的であ
ろう。Generally, aluminum is formed by sputtering and unnecessary portions are removed by photo-etching.
以上の工程を経て、本発明の一実施例を得る。An embodiment of the present invention is obtained through the above steps.
この様に、ショットキー障壁ダイオードの真下に、下層
配線とのコンタクトホールを形成しないことにより、下
層配線からショットキー障壁ダイオードまでの距離が長
くなる。したがって、活性化のためのアニールなどの熱
工程により、下層配線（前記第１多結晶シリコン膜９）
の不純物が、ショットキー障壁ダイオードの半導体膜（
前記第２多結晶シリコン膜１１）に多少拡散しても、前
記チタン膜には達せずに、良好なショットキー障壁ダイ
オード特性を保つことができる。また、ＩＴＩＭＥＦＲ
ＯＭの様な配置にしてもショットキー障壁ダイオードの
逆方向電流も小さく、ＯＮ電流とＯＦＦ電流との差は大
きく、安定して情報の有・無を感知することか可能にな
り、しいては、ＩＴＩＭＥＦＲＯＭを作ることか可能と
なる。In this way, by not forming a contact hole with the lower layer wiring directly under the Schottky barrier diode, the distance from the lower layer wiring to the Schottky barrier diode becomes longer. Therefore, the lower wiring (the first polycrystalline silicon film 9) is removed by a thermal process such as annealing for activation.
impurities in the semiconductor film of the Schottky barrier diode (
Even if it diffuses to some extent into the second polycrystalline silicon film 11), it does not reach the titanium film, and good Schottky barrier diode characteristics can be maintained. Also, ITIMEFR
Even with an OM-like arrangement, the reverse current of the Schottky barrier diode is small, and the difference between ON and OFF currents is large, making it possible to stably sense the presence or absence of information. , it becomes possible to create an ITIMEFROM.
以上本発明者によってなされた発明を、前記実施例に基
づき、具体的に説明したか、本発明は、前実施例に限定
されるものではなく、その要旨を逸脱しない範囲におい
て、種々変形し得ることは勿論である。例えば、本実施
例では、ＩＴＩＭＥＦＲＯＭに関して述べたが、ＴＴＬ
の入力回路やバイポーラＴｒとショットキー障壁ダイオ
ードを用いたメモリーセルなどに対しても効果的である
。Although the invention made by the present inventor has been specifically explained based on the above embodiments, the present invention is not limited to the above embodiments, and can be modified in various ways without departing from the gist thereof. Of course. For example, in this embodiment, ITIMEFROM has been described, but TTL
The present invention is also effective for input circuits such as memory cells using bipolar transistors and Schottky barrier diodes.
なお本実施例では、下層配線に多結晶シリコン膜を用い
たが、半導体基板中に形成した不純物拡散層の場合でも
同じであることは言うまでもない。In this embodiment, a polycrystalline silicon film is used for the lower wiring, but it goes without saying that the same applies to an impurity diffusion layer formed in a semiconductor substrate.
以上述べた様に、本発明によれば、ショットキー障壁ダ
イオードの下以外で、下層配線と接続することにより、
熱工程を経ても下層配線層の不純物がショットキー障壁
ダイオードに達しない。したがって、逆方向電流（拡散
電流）も増加せずに、良好な電気特性を有するショット
キー障壁ダイオードを作ることができる。また、ＩＴＩ
ＭＥＦＲＯＭに採用しても、ＯＮ電流とＯＦＦ電流との
差も大きく、安定動作が可能となり、信頼性も向上する
。As described above, according to the present invention, by connecting to the lower layer wiring other than under the Schottky barrier diode,
Impurities in the lower wiring layer do not reach the Schottky barrier diode even after a thermal process. Therefore, a Schottky barrier diode with good electrical characteristics can be manufactured without increasing reverse current (diffusion current). Also, ITI
Even when adopted in a MEFROM, the difference between ON current and OFF current is large, enabling stable operation and improving reliability.
第１図は、本発明の半導体装置の一実施例を示す主要断
面図。
第２図（ａ）〜第２図（ｄ）は、本発明の半導体装置の
製造方法の一例を工程順に説明するための主要断面図。
第３図は、従来の半導体装置を示す主要断面図。
第４図は、ダイオードを用いた、１度のみ電気的書き込
み可能型不揮発性メモリーの回路図。
・・基板
・・第１絶縁膜
・・下層配線層
・・半導体膜
・・第２絶縁膜
６・・・金属膜
７・・・真性シリコン膜
８・・・上層配線層
９・・・第１多結晶シリコン膜
１０・・・第２絶縁膜
１１・・・第２多結晶シリコン膜
１２・・・第３絶縁膜
１３・・・チタン膜
１４・・・真性シリコン膜
１５・・・配線
１６・・・不純物イオンビーム
以上
出願人 セイコーエプソン株式会社
代理人 弁理士 鈴 木 喜三部（他１名）よFIG. 1 is a main sectional view showing an embodiment of a semiconductor device of the present invention. FIGS. 2(a) to 2(d) are main cross-sectional views for explaining an example of the method for manufacturing a semiconductor device of the present invention in the order of steps. FIG. 3 is a main sectional view showing a conventional semiconductor device. FIG. 4 is a circuit diagram of a one-time electrically writable nonvolatile memory using diodes. ...Substrate...First insulating film...Lower wiring layer...Semiconductor film...Second insulating film 6...Metal film 7...Intrinsic silicon film 8...Upper wiring layer 9...First Polycrystalline silicon film 10...Second insulating film 11...Second polycrystalline silicon film 12...Third insulating film 13...Titanium film 14...Intrinsic silicon film 15...Wiring 16... ...Impurity ion beam and above Applicant Kizobe Suzuki (and one other person), Patent attorney, Seiko Epson Co., Ltd.
Claims (3)
記第１絶縁膜上には、高濃度に不純物を注入した第１シ
リコン膜が形成されており、前記第１シリコン膜上には
、第２絶縁膜が形成されており、前記第２絶縁膜には第
１コンタクトホールが形成されており、前記第２絶縁膜
及び前記第１コンタクトホール上には第２シリコン膜が
形成されており、前記第２シリコン膜上には、第３絶縁
膜が形成されており、前記第３絶縁膜には第２コンタク
トホールが形成されており、前記第２コンタクトホール
の前記第２シリコン膜上には、金属膜が形成されており
、前記金属膜上には配線層が形成されており、前記第２
シリコン膜と前記金属膜とがショットキー障壁ダイオー
ドとなっている構造において、前記第２コンタクトホー
ルの下には、前記第１コンタクトホールが位置していな
いことを特徴とする半導体装置。(1) A first insulating film is formed on a semiconductor substrate, a first silicon film into which impurities are implanted at a high concentration is formed on the first insulating film, and a first silicon film into which impurities are implanted at a high concentration is formed on the first insulating film. A second insulating film is formed, a first contact hole is formed in the second insulating film, and a second silicon film is formed on the second insulating film and the first contact hole. A third insulating film is formed on the second silicon film, a second contact hole is formed in the third insulating film, and a second contact hole is formed in the second silicon film. A metal film is formed on the metal film, a wiring layer is formed on the metal film, and a wiring layer is formed on the metal film.
A semiconductor device having a structure in which a silicon film and the metal film form a Schottky barrier diode, wherein the first contact hole is not located below the second contact hole.
前記配線層を格子状に配置し、その交点に前記第２コン
タクトホール（前記ショットキー障壁ダイオード）を形
成し、前記第２コンタクトホール間に前記第１コンタク
トホールが形成されていることを特徴とする請求項１記
載の半導体装置。(2) the first silicon film and the second silicon film;
The wiring layer is arranged in a grid pattern, the second contact hole (the Schottky barrier diode) is formed at the intersection of the wiring layers, and the first contact hole is formed between the second contact holes. The semiconductor device according to claim 1.
が半導体基板に形成されている不純物拡散層であること
を特徴とする請求項１記載の半導体装置。(3) The semiconductor device according to claim 1, wherein the first insulating film is absent and the first silicon film is an impurity diffusion layer formed in a semiconductor substrate.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2108017A JP2913752B2 (en) | 1990-04-24 | 1990-04-24 | Non-volatile memory |
| US07/689,222 US5311039A (en) | 1990-04-24 | 1991-04-22 | PROM and ROM memory cells |
| KR1019910006535A KR910019243A (en) | 1990-04-24 | 1991-04-24 | Improved PROM and ROM Memory Cells and Manufacturing Methods |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2108017A JP2913752B2 (en) | 1990-04-24 | 1990-04-24 | Non-volatile memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH046874A true JPH046874A (en) | 1992-01-10 |
| JP2913752B2 JP2913752B2 (en) | 1999-06-28 |
Family
ID=14473872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2108017A Expired - Fee Related JP2913752B2 (en) | 1990-04-24 | 1990-04-24 | Non-volatile memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2913752B2 (en) |
-
1990
- 1990-04-24 JP JP2108017A patent/JP2913752B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2913752B2 (en) | 1999-06-28 |
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