JPH0458329A - 演算処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は演算制御回路の不正動作検出を行なう演算処理
装置に関する。

従来技術 複数のパイプライン演算器と、該複数の演算器の演算結
果を選択する選択回路と、制御回路とを備えた演算装置
において、複数の演算を並列に実行して装置の性能を上
げようとする場合には、以下のように動作する。

すなわち、制御回路により各パイプライン演算器の演算
結果が前記選択回路で衝突しないように命令の発行か制
御される。この制御により複数の並列演算か実行できる
。

演算器の誤動作及びデータ受渡し時での転送エラーを検
出するために各データにパリティピットが付加されてい
る。このチエツク回路によりエラチエツクをすることに
より信頼性を向上させている。

このような装置では、パイプライン演算器の演算結果の
パリティが常に正常であった。このため、制御回路の誤
動作により、選択回路か誤って他のパイプライン演算器
からの演算結果が選択された場合、選択される不正な演
算結果のパリティが正常である。したがって、選択回路
のパリティチエツク回路では誤動作を検出することがで
きなかった。

発明の目的 本発明の目的は、従来の欠点を除去し制御回路の誤動作
を検出てきる演算処理装置を提供することである。

発明の構成 本発明の装置は、パイプライン演算処理の対象となる演
算データまたは演算結果を格納する演算パイプラインレ
ジスタと、これら演算パイプラインレジスタの内容が有
効か否かを示す有効信号を持回る演算有効信号持回り回
路（以下の実施例では演算有効信号持回りパイプライン
レジスタ）と、この演算有効信号持回り回路で持回る有
効信号が有効でないことを示すとき、前記演算パイプラ
インレジスタに格納される演算結果のパリティを修飾す
る修飾回路とを含む構成となっている。

実施例 次に本発明の一実施例について図面を参照して詳細に説
明する。

第１図を参照すると、本発明の一実施例は、データを格
納する汎用レジスタ１、この汎用レジスタ１からのデー
タを転送するデータ転送バス６、このバス６を介して与
えられるデータのパイプライン演算処理を行なう複数の
パイプライン演算器２および３、これらパイプライン演
算器２および３からの演算結果を転送する演算結果転送
バス７、これらバス７からの演算結果のいずれかを汎用
レジスタ１に送る選択回路４、この選択回路４からの選
択結果のパリティをチエツクしエラーを検出するエラー
検出回路１４、選択回路４に対する選択指示信号を発生
するとともにパイプライン演算器２および３内のパイプ
ラインレジスタ２１〜２６の内容が有効か否かを示す有
効信号を発生する制御回路５、およびこの制御回路５か
らの信号を選択回路４およびパイプライン演算器２およ
び３に伝送する制御信号バス８を含む。

パイプライン演算器２は、演算データを順次送り格納す
る演算パイプラインレジスタ２１．２２および２３、こ
のパイプラインレジスタ２３のパリティ部２９へ格納す
べきパリティを反転修飾するパリティ修飾回路２８、こ
れらレジスタ２１〜２３の内容が有効（例えば論理“１
”）か無効（例えば論理“０”）かを示す有効信号を持
回る演算有効信号持回りパイプラインレジスタ２４゜２
５および２６、およびレジスタ２５の有効信号が有効（
＝１）を示すときは修飾回路２８て反転修飾されないパ
リティをレジスタ２３に選択入力させ、レジスタ２５の
有効信号が無効（−０）を示すときは修飾回路２８て反
転修飾されたパリティをレジスタ２３に選択入力させる
よう制御する制御回路２７を含む。

パイプライン演算器３は、演算データを順次送り格納す
る演算パイプラインレジスタ３１．３２および３３、こ
のレジスタ３３のパリティ部３９へ格納すべきパリティ
を反転修飾するパリティ修飾回路３８、レジスタ３１〜
３３の内容が有効（−１）か無効（−〇）かを示す有効
信号を持回る演算有効信号持回りパイプラインレジスタ
３４３５および３６、およびレジスタ３５の有効信号が
有効（−１）を示すときは修飾回路３８で反転修飾され
ないパリティをレジスタ３３に選択入力させ、レジスタ
３５の有効信号が無効（−〇）を示すときは修飾回路２
８で反転修飾されたパリティをレジスタ２３に選択入力
させるよう制御する制御回路３７を含む。尚、第３図に
パイプライン演算器２，３の詳細例を示している。

次に、本発明の一実施例の動作を図面を参照しながら詳
細に説明する。第１図を参照すると、本発明の一実施例
は汎用レジスタ１からデータがデータ転送パス６を介し
てパイプライン演算器２および３のレジスタ２１および
３１に順次格納される。

パイプライン演算器２および３では、パイプラインレジ
スタ２１〜２３および３１〜３３を介して与えられるデ
ータでパイプライン演算処理され、演算結果がレジスタ
２３および３３に格納される。

この演算結果はバス７を介して選択回路７に転送され、
制御回路５からバス８を介して与えられる選択指示信号
により選択回路４て選択される。このようにして選択さ
れた演算結果は汎用レジスタ１に格納される。

演算有効信号持回りパイプラインレジスタ２４〜２６お
よび３４〜３６ては、上述のように有効信号が持回られ
る。レジスタ２５．３５の信号か有効（−１）を示すと
きは、修飾回路２８．３８て反転修飾されないパリティ
か最終段のレジスタ２３．３３のパリティ部２９．３９
に格納される。

また、レジスタ２５．３５の信号か無効（−〇）を示す
ときは、修飾回路２８．３８で反転修飾されたパリティ
が最終段のレジスタ２３．３３のパリティ部２９．３９
に格納される。

このような処理を演算結果のパリティに施すことにより
、最終段のパイプラインレジスタ２３゜３３内の演算結
果が有効なとき、すなわちレジスタ２６３６内の信号が
有効（−１）を示すときのみパリティ部２９．３９に反
転修飾されないパリティか格納される。

例えば、パイプライン演算器２の演算結果を格納する最
終段のレジスタ２３の内容が有効である場合、制御回路
５により演算器２と演算器３との演算結果が選択回路４
において衝突しないように命令が発行されていないため
、パイプライン演算器３の演算結果を格納するレジスタ
３３の内容は無効とされる。

選択回路４において演算結果か衝突しないように命令が
発行される技術について以下説明する。

第２図は制御回路５の具体例を示す回路図であり、第１
図および第２図を参照すると、線１０を介して与えられ
る命令が制御回路５内のデコーダ５０で解読される。こ
の解読結果により選択回路管理レジスタ５１〜５４の内
容かチエツクされ、発行可能な命令であれば命令か発行
され、演算実行時間を示す値がスタック５５に格納され
る。パイプライン演算器２または３内で演算実行中、ス
タック中の演算実行時間を示す値か、毎タロツク、クロ
ックダウンされる。値か“０″になった時、選択回路４
が切換えられ、演算結果が汎用レジスタ１に取込まれる
。

例えば、パイプライン段数３段で演算実行時間が２”か
かるパイプライン演算器が動作する場合、命令発行時、
選択回路管理レジスタ５１が“０”を示すフリー状態で
あれば発行可能である。

このため命令が発行され、選択回路管理レジスタ５１が
“１”になり、スタック５５に演算実行値“２″が格納
される。その後、毎クロック、スタック５５の内容がカ
ウントダウンされ、選択回路管理レジスタ５１内の“１
°はレジスタ５３および５４と毎クロツク持回られ、パ
イプライン演算器２内では、パイプラインレジスタ２１
．２２および２３を用いて演算処理が行われる。

２クロツク後には演算データはパイプラインレジスタ２
３にあり、スタック５５内の値は“Ｏ”となる。次のク
ロックで選択回路制御線８を介して与えられる制御信号
により選択回路４は、パイプライン演算器２からの演算
結果を取込むよう制御される。

以上の制御が行われるときに、演算実行時間“２″の命
令の次にパイプライン演算器３に演算実行時間“１′の
命令があった場合、選択回路管理レジスタ５２がビジー
であるために命令が発行できない。

このため、演算実行時間“１”の命令か１クロック命令
発行制御デコーダ５０内に留まり、次のクロックでパイ
プライン管理レジスタ５２がフリになり命令が発行でき
る。このときレジスタ５２かビジーであるかレジスタ５
１かフリーであり、演算実行時間“２゛の命令が発行可
能であると、命令発行制御デコーダ５０において、パイ
プライン演算器３の演算実行時間が“１”から“２”へ
増加されたことになり、命令発行時に変更されたスタッ
ク内の演算実行時間と同期かとられる。

以上の制御により従来の命令発行制御回路では発行不可
能であった命令が連続発行可能になる。

すなわち、演算結果レジスタ２３のパリティか正常であ
る場合には、演算結果レジスタ３３の＜リティは不正な
値となる。このことにより制御回路５または選択回路４
が故障して演算器２の演算結果レジスタ２３の内容を選
択すべきところを演算器３の演算結果レジスタ３３の内
容を選択した場合には、演算結果レジスタ３３の内容の
パリティは不正であるために、エラー検出回路１４にお
いてパリティエラーとなり誤動作を検出てきる。

発明の効果 本発明は、複数のパイプライン演算器の演算結果の中で
有効な演算器の演算結果のパリティのみ正常な値となり
、他の無効な演算器の演算結果のパリティを不正となる
ように制御している。このため、複数の演算器からの演
算結果を選択する選択回路の制御回路が誤動作して無効
な演算器の演算結果を選択した場合には、選択回路のエ
ラー検出回路においてパリティエラーとなるために誤動
作を検出することができる。この結果、従来不可能であ
った制御回路の誤動作を検出てきるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す図、第２図は第１図の
制御回路５の詳細な構成を示す図、第３図は第１図のパ
イプライン演算器２および３の詳細な構成を示す図であ
る。 主要部分の符号の説明 １・・・・・汎用レジスタ ２．３・・・・・パイプライン演算器 ２４〜２６ ３４〜３６・・・・・・演算有効信号持回りレジスタ２
９．３９・・・・・パリティ部

Claims (1)

【特許請求の範囲】
1. （１）パイプライン演算処理の対象となる演算データま
   たは演算結果を格納する格納手段と、この格納手段の内
   容が有効か否かを示す有効信号を持回る信号持回手段と
   、この信号持回手段で持回る有効信号が有効でないこと
   を示すとき前記格納手段に格納される演算結果のパリテ
   イを修飾する修飾手段とを含むことを特徴とする演算処
   理装置。