JPH0453081Y2 - - Google Patents
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- JPH0453081Y2 JPH0453081Y2 JP2426486U JP2426486U JPH0453081Y2 JP H0453081 Y2 JPH0453081 Y2 JP H0453081Y2 JP 2426486 U JP2426486 U JP 2426486U JP 2426486 U JP2426486 U JP 2426486U JP H0453081 Y2 JPH0453081 Y2 JP H0453081Y2
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- Error Detection And Correction (AREA)
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Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案は、パリテイ・チエツク方式による誤り
監視機能を有するデータ通信装置において使用す
るパリテイ誤り計数回路に関するものである。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a parity error counting circuit used in a data communication device having an error monitoring function based on a parity check method.
従来のパリテイ誤り計数回路では、計数時間を
決定するためのタイマー回路の出力は、装置内の
クロツクに対して非同期であり、計数回路のリセ
ツト・パルスの位置は、誤りパルスの位置に対し
て不確定であつた。
In conventional parity error counting circuits, the output of the timer circuit for determining the counting time is asynchronous with respect to the clock within the device, and the position of the reset pulse of the counting circuit is asynchronous with respect to the position of the error pulse. It was certain.
第３図は、従来例を示す。また、第４図は従来
回路のタイム・チヤートの一例である。３０１は
周波数1のクロツク、３０２はN1＝４としたと
きの周波数2のクロツク、３０７のOR回路２０
４の出力である。 FIG. 3 shows a conventional example. Further, FIG. 4 is an example of a time chart of a conventional circuit. 301 is a clock with a frequency of 1 , 302 is a clock with a frequency of 2 when N 1 = 4, and 307 is an OR circuit 20.
This is the output of 4.
パリテイ計数結果とパリテイ情報が一致してい
るときは、EX−OR回路２０２の出力が、“０”
となるため、フリツプ・フロツプ２０３の出力は
“１”となり、OR回路２０４の出力は“１”に
固定される。 When the parity counting result and the parity information match, the output of the EX-OR circuit 202 is “0”.
Therefore, the output of flip-flop 203 becomes "1", and the output of OR circuit 204 is fixed at "1".
パリテイに誤りがあるとEX−OR回路２０２
の出力は“１”になり、フリツプ・フロツプ２０
３の出力は“０”になるため、OR回路２０４
は、1／２の幅で“０”の誤りパルスを出力す
る。今、出力３０７に図示の誤りパルスが出力さ
れたとする。このとき、タイマー回路２０６の出
力３０３が図のように立上る状態になつていたと
すると、フリツプ・フロツプ２０７，２０８の出
力３０４，３０５は図示のようになり、その結果
出力３０６にリセツト・パルスが出る。このと
き、出力３０７の誤りパルスの立上りにリセツ
ト・パレスが重なつてしまうため、この誤りパル
スは計数されなくなつてしまう。 If there is an error in parity, EX-OR circuit 202
The output of the flip-flop becomes “1” and the flip-flop 20
Since the output of 3 becomes “0”, the OR circuit 204
outputs a “0” error pulse with a width of 1/2 . Now, assume that the error pulse shown in the figure is output to the output 307. At this time, if the output 303 of the timer circuit 206 rises as shown in the figure, the outputs 304 and 305 of the flip-flops 207 and 208 will become as shown in the figure, and as a result, a reset pulse is output to the output 306. Get out. At this time, since the reset pulse overlaps the rising edge of the error pulse of the output 307, this error pulse is no longer counted.
上述した従来のパリテイ誤り計数回路では、計
数回路のリセツト・パルスの位置が誤りパルスの
位置に対して不確定であるために、リセツト・パ
ルスが誤りパルスの立上りと重なつてしまつた場
合には、計数回路が誤りパルスを１個計数し損な
つてしまうという欠点がある。
In the conventional parity error counting circuit described above, since the position of the reset pulse of the counting circuit is uncertain with respect to the position of the error pulse, if the reset pulse overlaps with the rising edge of the error pulse, , the disadvantage is that the counting circuit fails to count one erroneous pulse.
本考案のパリテイ誤り計数回路は、フリツプ・
フロツプによりタイマー回路の出力を装置内の周
波数1のクロツクに同期させることにより、リセ
ツト・パルスの位置を誤りパルスの立上り位置に
対して重ならないように定めることができ、如何
なる位置に誤りパルスが出ても確実に誤りを計数
できるようにすることができる。
The parity error counting circuit of the present invention is based on the flip
By synchronizing the output of the timer circuit with the clock of frequency 1 in the device using a flop, the position of the reset pulse can be determined so that it does not overlap with the rising position of the error pulse, and it is possible to determine where the error pulse appears. It is possible to reliably count errors even when
次に、本考案について図面に基づき説明する。 Next, the present invention will be explained based on the drawings.
第１図に本考案の実施例を示す。本実施例は、
パリテイ計数回路１０１と、パリテイ計数結果
と、パリテイ情報入力端子１１４に伝送されてき
たパリテイ情報とからパリテイ・チエツクを行な
うための排他的論理和（以下、EX−ORと略す）
回路１０２と、パリテイ・チエツク結果を１フレ
ーム長（（周波数1）まで引きのばすためのフリ
ツプ・フロツプ１０３と、パリテイ誤り発生時に
1／２の幅の誤りパルスを発生させるためのOR
回路１０４と、誤りパルスの数を計数し、ある一
定以上の誤りが発生したときにパルスを出力する
計数回路１０５と、計数時間を決定するためのタ
イマー回路１０６と、タイマー出力を装置内の周
波数1なるクロツクに同期させるためのフリツ
プ・フロツプ１０７と、このフリツプ・フロツプ
の出力と周波数2（2N1，1，N1≧３）のクロツ
クとから2の幅のリセツトパルスを作るためのフ
リツプ・フロツプ１０８，１０９及びNAND回
路１１０と、信号伝送速度と等しい周波数0のク
ロツクから周波数1，2のクロツクを得るための
分周回路１１１，１１２とから構成される。 FIG. 1 shows an embodiment of the present invention. In this example,
Exclusive OR (hereinafter abbreviated as EX-OR) for performing a parity check from the parity counting circuit 101, the parity counting result, and the parity information transmitted to the parity information input terminal 114.
A circuit 102, a flip-flop 103 for stretching the parity check result to one frame length ((frequency 1 ), and
OR to generate an error pulse of width 1/2
A circuit 104, a counting circuit 105 that counts the number of error pulses and outputs a pulse when a certain number of errors occur, a timer circuit 106 that determines the counting time, and a timer output that is connected to a frequency within the device. A flip-flop 107 for synchronizing with a clock of 1 , and a flip-flop for generating a reset pulse of width 2 from the output of this flip-flop and a clock of frequency 2 ( 2 N 1 , 1 , N 1 ≧ 3). - Consists of flops 108, 109, a NAND circuit 110, and frequency divider circuits 111, 112 for obtaining clocks of frequencies 1 and 2 from a clock of frequency 0 , which is equal to the signal transmission speed.
第２図は第１図の例の動作を示すタイムチヤー
トである。４０１は周波数1のクロツク、４０２
はN1＝４としたときの周波数2のクロツク、４
０８はOR回路１０４の出力である。今、出力４
０８に図に示す誤りパルスが出力されたとする。
このとき、タイマー回路１０６の出力４０３が図
に示すように立上る状態になつていたとする。す
ると、フリツプ・フロツプ１０７によつて、タイ
マー回路１０６の出力４０４は図に示すように、
周波数1のクロツクの立上り一致させられる。こ
のため、フリツプ・フロツプ１０８，１０９の出
力４０５，４０６は図のようになり、リセツト・
パルスは出力４０７に図の位置に出る。このため
誤りパルスは計数されなくなることはない。タイ
マー回路１０６の出力がどの位置で立上つても、
フリツプ・フロツプ１０７によつて立上りは必ず
周波数1のクロツクの立上りに一致させられるた
めにリセツト・パルスの位置と周波数1のクロツ
クの位置は必ずクロツク４０１と出力４０７で示
される関係になる。また、誤りパルスは必ず周波
数1のクロツクの“０”の位置で出るため、リセ
ツト・パルスと誤りパルスの位置は、必ず出力４
０７と出力４０８の図で示される位置関係にな
る。このため、タイマー回路１０６の出力の立上
りがどこにあつても、リセツトパルスと誤りパル
スの立上りが重なることはないため、全ての誤り
パルスを確実に計数することができる。 FIG. 2 is a time chart showing the operation of the example shown in FIG. 401 is a clock with frequency 1 , 402
is the clock of frequency 2 when N 1 = 4, 4
08 is the output of the OR circuit 104. Now output 4
Assume that the error pulse shown in FIG. 08 is output.
At this time, it is assumed that the output 403 of the timer circuit 106 has risen as shown in the figure. Then, the flip-flop 107 causes the output 404 of the timer circuit 106 to become as shown in the figure.
The rising edge of the frequency 1 clock is matched. Therefore, the outputs 405 and 406 of the flip-flops 108 and 109 are as shown in the figure, and the reset
The pulse appears at output 407 at the location shown. Therefore, erroneous pulses do not go uncounted. No matter where the output of the timer circuit 106 rises,
Because flip-flop 107 ensures that the rising edge coincides with the rising edge of the frequency 1 clock, the position of the reset pulse and the frequency 1 clock always have the relationship shown by clock 401 and output 407. Also, since the error pulse always appears at the “0” position of the frequency 1 clock, the reset pulse and error pulse are always at the output 4 position.
07 and the output 408 have the positional relationship shown in the diagram. Therefore, no matter where the output of the timer circuit 106 rises, the rises of the reset pulse and the error pulse do not overlap, so that all error pulses can be reliably counted.
以上説明したように、本考案は、パリテイ誤り
計数時間を決定するタイマー回路の出力をフリツ
プ・フロツプにより装置内のフレーム周期に等し
い周波数1のクロツクに同期させることにより、
計数回路のリセツト・パルスの位置を誤りパルス
の立上り位置に重ならないように定めることがで
き、如何なる位置に誤りパルスが出ても確実に計
数することができるパリテイ誤り計数回路を実現
することができる。
As explained above, the present invention uses a flip-flop to synchronize the output of the timer circuit that determines the parity error counting time with a clock with a frequency of 1 equal to the frame period in the device.
The position of the reset pulse of the counting circuit can be determined so that it does not overlap with the rising position of the error pulse, and it is possible to realize a parity error counting circuit that can reliably count no matter where the error pulse appears. .
第１図は本考案の一実施例のブロツク図、第２
図は第１図の動作を示すタイミングチヤート、第
３図は従来例のブロツク図、第４図は第３図の動
作を示すタイミングチヤートである。
１０１……パリテイ計数回路、１０２……排他
的論理和回路、１０３……フリツプ・フロツプ、
１０４……OR回路、１０５……計数回路、１０
６……タイマー回路、１０７〜１０９……フリツ
プ・フロツプ、１１０……NAND回路、１１１
……N2分周回路、１１２……N1分周回路、１１
３……信号入力端子、１１４……パリテイ情報入
力端子、１１５……周波数0クロツク入力端子、
１１６……計数回路からのパルス出力端子、４０
１……周波数1のクロツク、４０２……周波数2
のクロツク、４０３……タイマー回路１０６の出
力、４０４……フリツプ・フロツプ１０７の出
力、４０５……フリツプ・フロツプ１０８の出
力、４０６……フリツプ・フロツプ１０９の出
力、４０７……NAND回路１１０の出力、４０
８……OR回路１０４の出力。
Fig. 1 is a block diagram of an embodiment of the present invention;
The figures are a timing chart showing the operation of FIG. 1, FIG. 3 is a block diagram of a conventional example, and FIG. 4 is a timing chart showing the operation of FIG. 3. 101...Parity counting circuit, 102...Exclusive OR circuit, 103...Flip-flop,
104...OR circuit, 105...Counting circuit, 10
6...Timer circuit, 107-109...Flip-flop, 110...NAND circuit, 111
...N 2 frequency divider circuit, 112...N 1 frequency divider circuit, 11
3... Signal input terminal, 114... Parity information input terminal, 115... Frequency 0 clock input terminal,
116...Pulse output terminal from the counting circuit, 40
1...Clock with frequency 1 , 402...Frequency 2
clock, 403...output of timer circuit 106, 404...output of flip-flop 107, 405...output of flip-flop 108, 406...output of flip-flop 109, 407...output of NAND circuit 110 , 40
8...Output of OR circuit 104.
Claims (1)
有するデータ通信装置から伝送されてきたパリテ
イ情報とパリテイ計数結果とからパリテイ・チエ
ツクを行なうための排他的論理和回路と、前記パ
リテイ・チエツク結果を１フレーム長（周波数
1）まで引きのばすための第１のフリツプ・フロ
ツプと、パリテイ誤り発生時に1／２の幅の誤り
パルスを発生させるOR回路と、誤りパルスの数
を計数する計数回路と、計数時間を決定するタイ
マー回路と、前記タイマー回路の出力を装置内の
周波数1なるクロツクに同期させる第２のフリツ
プ・フロツプと、このフリツプ・フロツプの出力
と前記周波数1のクロツクに同期した周波数2
（2≧31）のクロツクとから、2の幅のリセツ
ト・パルスを作る第３、第４のフリツプ・フリツ
プ及びNAND回路とを具備するパリテイ誤り計
数回路。 An exclusive OR circuit for performing a parity check from the parity information transmitted from a data communication device having an error monitoring function using a parity check method and a parity counting result, and an exclusive OR circuit for performing a parity check from the parity information transmitted from a data communication device having an error monitoring function using a parity check method, and a frequency
1 ); an OR circuit that generates an error pulse of 1/2 width when a parity error occurs; a counting circuit that counts the number of error pulses; and a counting circuit that determines the counting time. a timer circuit; a second flip-flop for synchronizing the output of the timer circuit with a clock at frequency 1 in the device ;
A parity error counting circuit comprising a third and fourth flip-flip and a NAND circuit for generating a reset pulse with a width of 2 from a clock of ( 2 ≧3 1 ).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2426486U JPH0453081Y2 (en) | 1986-02-20 | 1986-02-20 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2426486U JPH0453081Y2 (en) | 1986-02-20 | 1986-02-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62139155U JPS62139155U (en) | 1987-09-02 |
| JPH0453081Y2 true JPH0453081Y2 (en) | 1992-12-14 |
Family
ID=30823335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2426486U Expired JPH0453081Y2 (en) | 1986-02-20 | 1986-02-20 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0453081Y2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH089940Y2 (en) * | 1988-02-24 | 1996-03-21 | 日本ビクター株式会社 | Digital signal decoder |
-
1986
- 1986-02-20 JP JP2426486U patent/JPH0453081Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62139155U (en) | 1987-09-02 |
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