JPH04502973A - 複数個のリモートコンピュータの間でホストコンピュータの資源を共用するためのシステムおよび方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 複数個のリモートコンピュータの間でホストコンピュータの資源を共用するため のシステムおよび方法この発明はコンピュータシステム内においてディジタルデ ータを転送するためのシステムおよび方法に関する。より特定的には、この発明 は、高速ホストコンピュータの資源を１つまたはそれ以上のリモートコンピュー タが共用することを許容する高速通信経路に関し、それによってリモートコンピ ュータの動作の速度が増加する。

２、　背景技術 現代のディジタルコンピュータは産業界を通じてビジネス、科学、産業および軍 事業務のために不可欠となっている。特に、しばしばまた「パーソナルコンピュ ータ」と呼ばれるマイクロコンピュータの普及した利用可能性のためにディジタ ルコンピュータは今までにもましてより多くの人々にとって近づき易くなってい る。

マイクロコンピュータの可能性および普及した使用のために、無数の異なるマイ クロコンピュータ応用プログラムがマイクロコンピュータが最良に適合されるそ れらのタスクに対して利用可能となった。しかしながら、多くのそのような応用 はマイクロコンピュータ内で利用可能でない小型または本体コンピュータシステ ムの付加的能力を必要とする。こうして、多くの機構は、現場に位置づけられる 複数個のリモートマイクロコンピュータと同様に、強力なメインフレームまたは ミニコンピユータの両方を備える。

不都合なことに、マイクロコンピュータのために開発されてきた動作システム、 アーキテクチャ−１および規格はより大きなコンピュータシステムに対して開発 されてきたそれらとは異なる。効率的な動作を保つための希望の点から見れば、 これらの違いは異なる型のコンピュータのインタフェースを非常に困難にしてき た。

さらに、より大きなコンピュータとともに用いられる内部および周辺装置はマイ クロコンピュータの各々と対応づけられた対応する装置よりもしばしば速い。た とえば、各マイクロコンピュータに高容量、高速アクセス磁気ハードディスクド ライブメモリ装置を備えつけることは一般的に経済的ではない一方で、小型また は本体コンピュータと関連してそのような磁気ハードディスクドライブを設ける ことは効率的である。また、高速高品質プリンタが、マイクロコンピュータとで はなく、小型または本体コンピュータと対応づけられることが一般的である。

大きなコンピュータシステムはしばしばディスクドライブメモリ上に余剰のスペ ースを有する。また、より大きなコンピュータと対応づけられたプリンタはしば しば多くの時間アイドルのままである。これらの理由のために、かつリモートコ ンピュータがより大きなホストコンピュータと通信することを可能とすることが 一般的に所望であるので、複数個のリモートマイクロコンピュータおよびより大 きなホストコンピュータとの間の効率的通信リンクに対するいまだ実現されない 必要性が存在し、それによってリモートコンピュータはホストコンピュータの資 源を直接利用できるであろう。

不運にも、先に使用可能なコンピュータシステムは、リモートコンピュータがホ ストコンピュータの資源を効率に使用できるような態様でリモートおよびホスト コンピュータの間の通信を準備しない。たとえば、ローカルエリアネットワーク およびターミナルコミニュケーションシステムなどのデータ転送システムは、ケ ーブルをわたって１時に１つ、コンピュータの間でデータビットを伝送する直列 データ通信技術を利用する。これは、マイクロコンピュータによるメモリアクセ スのために必要な、「クロックサイクルｊベースのデータの伝送を非実務的とし 、通信の速度を厳しく制限する。ローカルエリアネットワークによってもたらさ れるアービトレーションおよび管理機能は通信をよりさらに遅くする。こうして 、リモートコンピュータとホストコンピュータとが資源を効率的に共用するのに 十分速く通信できることが当技術において長く必要とされてきた。

以上の観点から、２つの間の高速通信を提供することによってリモートコンピュ ータがホストコンピュータの資源を共用できるようにするシステムおよび方法を 開発することが有利であろう。そのようなシステムによって、リモートコンピュ ータが、仮想ディスクドライブとしてホストコンピュータのディスクドライブに アクセスできれば、それはいっそうの進歩であろう。複数個のリモートコンピュ ータがホストコンピュータに対するプリンティングタスクをオフロードできる通 信システムを設けることおよびリモートコンピュータがホストコンピュータディ スクドライブ内の仮想ディスクパーティション内にファイルを編成することがで きれば、より小さなコンピュータのユーザにより多くの利益をもたらすであろう 。ホストコンピュータの資源の共用、たとえばプリンタおよびファイル転送機能 の共用をリモートコンピュータの１つまたはそれ以上のネットワークが行なうこ とができるようにするためのデータコミニュケーションシステムはさらに先へ進 んだものであろう。

発明の目的および簡単な要約 以上の観点から、１つまたはそれ以上のリモートコンピュータがホストコンピュ ータの資源を共用およびアクセスできるようにすることがこの発明の主要な目的 である。そのような資源は、たとえば、ホストコンピュータ上で使用可能な複数 個の動作システムを含むであろう。

この発明のさらに別の目的は、１つまたはそれ以上のリモートコンピュータの全 体のスルーブツトを増加することである。

この発明の付加的な目的は、ホストコンピュータと対応付けられる、プリンタな どの周辺装置を１つまたはそれ以上のリモートコンピュータが共用できるように することを含む。

この発明のさらなる目的は、複数個のリモートコンピュータに対するディスクア クセス時間を減少させることである。

この発明はまたホストコンピュータとリモートコンピュータとの間に高速通信経 路を設ける目的を含む。

この発明のさらに別の目的はリモートコンピュータの１つまたはそれ以上のネッ トワークが単一のホストコンピュータの資源を共用することを可能とすることで ある。

この発明のさらなる目的は、ホストコンピュータから独立して１つまたはそれ以 上のリモートコンピュータが動作すること、またはホストコンピュータに対する 仮想端子として動作することを許容することである。

この発明のこれらおよび他の目的はこの開示の検討およびこの発明の実施によっ てさらに理解されるであろう。

この発明は、ホストコンピュータの内部バスとリモートコンピュータの内部バス との間に直接通信経路を設けることによって、ホストコンピュータと少なくとも １つのリモ　゛−トコンピュータとの間に高速ディジタル通信経路を設ける。設 けられるコミニュケーションリンクはホストコンピュータのセントラルプロセッ サおよびリモートコンピュータのセントラルプロセッサの間で本質的であるので 、この発明のシステムはプロセッサ間連絡システムとして説明されてもよい。

ここに開示されるこの発明の実施例において、ホストインタフェースがホストコ ンピュータ内に設けられ、かつリモートインタフェースがシステムの各リモート コンピュータ内に設けられる。ホストインタフェースは、ホストコンピュータの バス上の制御信号およびディジタルデータが、ホストインタフェースに位置づけ られるいくつかのホストボートの１つへとそのホストバスとの間で転送されるこ と、を可能とする。同様に、リモートインタフェースは、各リモートコンピュー タのバスとそのリモートコンピュータでのリモートインタフェース上に位置づけ られる対応のリモートボートとの間でディジタルデータおよび制御信号が転送さ れることを可能とする。

ケーブルはホストボートのうちの１つを各リモートボートに相互接続する。相互 接続ケーブルは、個々の対の導体上で並列モードにおいて制御信号を伝えかつデ ータを転送することに関して十分な数の導体を含む。リモートコンピュータのバ スは、ホストインタフェース、相互接続ケーブルおよびリモートインタフェース を介してホストバスの拡張を効率的に与えられる。

ホストインタフェース内に多重化手段が設けられ、ホストボートに提供され、か つその後相互接続ケーブルを介してリモートボートに提供されるべきアドレスま たはディジタルデータのいずれかをシーケンシヤリ−に多重化する。

制御回路の形態でのＭ御手段がリモートインタフェースとホストインタフェース との両方上に設けられる。

ホストインタフェースの制御手段との関連においてアドレス選択／デコード回路 は、いくつかのホストボートのうちの１つがホストコンピュータのバス上に与え られるアドレスから選択されることを引き起こす。こうして、ホストコンピュー タのバス上に与えられたアドレスの最上位ビットはどのホストボートがアクセス されるべきかを選択するために働く。ホストコンピュータのバス上に与えられた アドレスの残余のビットはメモリ手段またはランダムアクセスメモリ内の位置を 選択するために用いられ、それは好ましい実施例においてはリモートインタフェ ース上に位置づけられている。この対応で、ホストコンピュータは、それがあた かもホストコンピュータと対応の任意の他の論理装置であるかのようにリモート コンピュータにアドレスできる。

ここに開示されるこの発明の好ましい実施例において、ホスト制御回路はまたバ イト−スワップ手段またはバイト−スワップデータバッファの動作を調整し、そ れはデータバイトのオーダリングを修正してリモートおよびホストコンピュータ のバイトオーダリングスキーマの間の差を克服する。

ここに開示されるように、そのリモートコンピュータはＩＢＭモデルＰＣ／ＡＴ 、ＩＢＭモデルＰＣ／ＸＴコンピュータまたは均等物である。リモートインタフ ェースは各リモートコンピュータに設けられ、それは相互接続ケーブルに接続さ れる１つのリモートボートを含む。リモートインタフェースはホストコンピュー タから受け取られたディジタルデータのための一時記憶位置として機能するラン ダムアクセスメモリを含む。リモートコンピュータからホストコンピュータに宛 て先付けられたディジタルデータはまたランダムアクセスメモリ内に一時的にス トアされる。そのようなディジタルデータはリモートボート、相互接続ケーブル およびホストインタフェースを介してホストコンピュータに転送される。リモー トインタフェース内に含まれる制御回路はランダムアクセスメモリとリモートコ ンピュータのリモートボートおよびバスの間のディジタルデータの転送を調整す る。

ディジタルデータがリモートコンピュータによってかつそこから転送されている 場合、ホストおよびリモートコンピュータによるランダムアクセスメモリへのア クセスがインタリーブされる。インタフェースの構造および動作スピードは事実 上システム内の遅延を発生しない。ホストインタフェースおよびリモートインタ フェースの両方の動作が、ユーザに対してのみならず、リモートおよびホストコ ンピュータに対してもこうして透明である。

リモートインタフェース、ホストインタフェースの構造および２つを相互接続す るケーブルは、リモートコンピュータがホストコンピュータの資源を効率的に共 用しかつその他の態様ではそれが行なえないであろう機能を行なうことを可能と する。適切なソフトウェアを補足されたこの発明では、リモートコンピュータは ホストコンビエータのメモリ装置にアクセスし、かつプリンタなどの周辺装置の 使用を共用できる。さらに、この発明は異なる動作システム間での効率的なファ イル転送を可能にし、かつリモートコンピュータをホストコンピュータに対する 大変速い端子として確立する。

図面の簡単な説明 以下の説明において、かつ添付の図面において、それらの明瞭さを増加するため に図面のいくつかは２つまたはそれ以上の部分に分割された。図面が２つまたは それ以上の部分に分割されている場合、図面が分割されている各部分に対する図 面番号に対する添字として数字の表示が付は加えられた。たとえば、第５図にお いて与えられる詳細な概略図において、その図面は「第５−１図」および「第５ −２図」として示される２つの部分に分割された。２つまたはそれ以上の部分に 分割された図面の場合、図面の第１の部分を土庄位置に、第２の部分を上布位置 、かつ第３の部分を下布位置に位置づけることによって完全な図面が再組立され るであろう。部分に分割された図面の枠に四角で囲まれた文字はその図面の部分 の間の電気的相互接続を示す。

第１図はこの発明のシステムの好ましい実施例によって相互接続されたホストコ ンピュータおよび複数個のリモートコンピュータの１つの配列の概略表現である 。

第２図はホストコンピュータおよび複数個のリモートコンピュータを含むローカ ルエリアネットワークの１つの配置の概略表現であり、そのうちの１つは第１図 に示されるこの発明のシステムによってホストコンピュータに相互接続される。

第３図はホストコンピュータと複数個のリモートコンピュータを含むローカルエ リアネットワークとの１つの配置の概略表現であり、それらのうちの２つは第１ 図に示されるこの発明のシステムによってホストコンピュータに相互接続される 。

第４図は第１図に示されるこの発明のシステムのホストインタフェースの構造を 示すブロック図である。

第５−１および５−２図は第４図に示されるホストインタフェースの制御回路の 詳細概略図を与える。

第６図は第４図に示されるこの発明のシステムのバイトスワツピングデータバッ ファの構造を示すブロック図である。

第７図は第４図に示されるこの発明のシステムのホストボートの構造を示すブロ ック図である。

第８図は第１図において示されるこの発明のシステムのリモートインタフェース の構造を示すブロック図である。

第９−１．９−２および９−３図は第８図において示されるリモートインタフェ ースの制御回路の詳細概略図を与える。

゛第１θ図は第８図において示されるこの発明のシステムのリモートボートの構 造を示すブロック図である。

第１１図は第９−１．　９−２．および９−３図に示されるコンポーネントにお いて実現されるステートマシンのためのステートマシン図である。

好ましい実施例の詳細な説明 以下の説明において、同一の構造が同一の参照文字によって示されるであろう。

ここに説明される構造は発明の現在の好ましい実施例を単に表すということが理 解されるべきである。こうして、ここに説明されるそれら以外に、この発明は多 くの方法において実現されてもよくかつ多くのコンピュータシステム内に組み込 まれてよい。

一般的概観 先に示されたように、１つまたはそれ以上のリモートコンピュータシステムが磁 気ディスクドライブおよびプリンタなどのホストコンピュータの資源を共用でき ることの必要性がコンピュータ産業において長く存在してきた。高速高品質磁気 ディスクドライブおよびプリンタは入手しかつ維持するのが特に高価な機械的装 置である。こうして、コンピュータシステムがそれらの装置を最大限に利用する ことが重要である。複数個のリモートコンピュータがこれらの資源を共用できる ようにすることは、ホストコンピュータに設けられたのと同じ容量のディスクド ライブおよびプリンタを各リモートコンピュータに備えつけることよりもコスト 的に大変効率が良い。

しかしながら、ホストおよびリモートコンピュータの間でディスクドライブおよ びプリンタなどの資源を共用することは大変高速の通信経路がその２つの間に設 けられることを必要とする。この発明は、高速、プロセッサ間通信経路を可能と するためのホストコンピュータおよびリモートコンピュータの各々の両方に設け られるインタフェースの形態でのそのような高速通信経路を提供する。このこと は、その他の態様では可能ではないであろう多くの他の機能が実行されることを 可能とする。

第１図はこの発明の１つの可能な応用を示す。ホストコンピュータｌＯから選択 的に挿入可能かつ除去可能である単一のサーキットボード上に好ましくは形成さ れるホストインタフェース１２を備え付けられたホストコンピュータ１０が示さ れる。

説明された実施例において、ホストインタフェース１２は６の（６）ホストボー ト１４Ａ−１４Ｆを設けられる。

第１図に示される応用において、ホストボー）１４Ａ−１４Ｆの各々は、それぞ れ、相互接続ケーブル１６Ａ−１６Ｆの対応するひとつによって個々のリモート インタフェース２０Ａ−２０Ｆに個別に接続される。リモートインタフェース２ ＯＡ−２０Ｆの各々はリモートコンピュータ１０内へのそれの容易な据え付けを 可能とするために好ましくは別個のサーキットボード上に形成される。リモート インタフェース２０Ｃ−２０Ｆは多数の異なるリモートコンピュータ内に容易に 取付けられるように設計され、それらの２つはリモートコンピュータ２２Ａおよ び２２Ｂとしての説明のために第１図に示される。

この発明の現在の好ましい実施例において、リモートコンピュータ２２Ａおよび ２２ＢはＩＢＭモデルＰＣ／ＡＴ。

またはモデルＰＣ／ＸＴコンピュータ、それらの均等物、またはＩＢＭモデルＰ Ｃ／ＡＴまたはモデルＰＣ／ＸＴコンピュータの拡張バスを組み入れる他のワー クステーションである。ここに説明される実施例がそのようなリモートコンピュ ータとの使用のために特に適合されている一方で、この発明は多くの異なる形態 において実現されかつ多くの異なるホストおよびリモートコンピュータシステム と共に用いられてもよい。

第１図に示されるこの発明の実施例はユーザに対する多くの有利な能力および多 くの異なる利益を与える。それらはたとえば、（１）仮想ディスク機能、（２） 仮想端子機　゛能、（３）ファイル転送機能、および（４）プリントスプーリン グ機能である。各々が下記に説明されるであろう。

各リモートコンピュータ２２Ａ−２２Ｂはホストコンピュータ１０のディスクド ライブに対するアクセスを与えられる。これはこの発明のシステムによって実行 される仮想ディスク機能である。適切なソフトウェアを用いて、第１図に示され るシステムは各それぞれのリモートコンピュータ２２Ａ−２２Ｂに対してホスト コンピュータｌＯのディスクドライブが内部的であるということをリモートコン ピュータ２２Ａ−２２Ｂのプロセッサに対して表す。こうして、この発明のシス テムはホストコンビ二一夕１０の中央処理装置に対してかつリモートコンピュー タ２２Ａ−２２Ｂに対して透明である。

第１図に示される発明のシステムの実施例において、リモートコンピュータ２２ Ａ−２２８はＭＳ−ＤＯ８動作システムを利用する。そのような動作システムに おいて、ホストコンピュータＩＯの各仮想ディスクドライブは、ドライブＣ，ド ライブＤなどの、異なる内部表示ディスクドライブとしてリモートコンピュータ ２２Ａ−２２Ｂに対して単に現れる。この発明によって与えられる仮想ディスク ドライブ機能は、容易なアクセスおよび情報共用のために任意の他のＭＳ−ＤＯ Ｓディスクドライブのように編成かつ区画分けされてもよい。

ホストディスクドライブは大変大型の高速かつ効率的装置であり得る。たとえば 、ホストディスクドライブはディスクキャッシュスキーマを用いてもよい。その ようなディスクキャッシュスキーマにおいては、しばしばアクセスされるデータ はディスクから専用ランダムアクセスメモリ内に移動され、そこでそれはもしデ ィスクアクセスが必要とされるよりかなり少ない時間においてアクセスされ得る 。

さらに、マルチプルディスクドライブがホストコンピュータに含まれてもよい。

リモートコンピュータとホストコンピュータとの間の通信経路もまた速い。それ ゆえ、仮想ディスクドライブ機能を用いればリモートコンピュータに対して内部 的であるディスクドライブを用いて他の態様で可能であろうよりもより速いディ スクドライブアクセスをリモートコンピュータがもたらすことができる。これは 応答的リモートコンピュータ動作をもたらす。

発明のシステムの仮想端子機能はリモートコンピュータ２２Ａ−２２Ｂがホスト コンピュータｌＯの中央処理装置に接続されかつそれの端子として働くことを可 能とする。

ホストコンピュータ１０とリモートコンピュータ２２Ａ−２２Ｂとの間の非常に 速い通信経路は効率的に即時であるスクリーンアップデートを与える。

ファイル転送機能もまたこの発明を用いて効率的に行なわれ得る。ファイル転送 機能はユーザがファイルを異なる動作システム環境の間で容易に移動することを 可能とする。

たとえば、この好ましい実施例において、ファイル転送はＵＮＩＸ、ＰＩＣＫお よびＭＳ−ＤＯ３動作システム環境の間でもたらされ得る。　（ユズ千余白ン各 リモートコンピュータ２２Ａ−２２Ｂとホストコンピュータ１０との間に、本発 明によって高速通信経路が設けられた状態で、プリンタの共用または「プリント スプーリング」もまた達成され得る。この特徴によって、レーザプリンタのよう な高価なプリント装置の共用が可能となる。

各プリンタのためのスプーリングは、先着順サービス方式に基づいて生じ、かつ 、プリントされるべきデータはホストコンピュータのファイルシステムに格納さ れる。したがって、リモートコンピュータは、プリントが完了されるのを待たず に処理を続けるであろう。

第２図は、リモートコンピュータのローカルエリアネットワーク（ＬＡＮ）が、 ホストコンピュータ１０のディスク駆動機構にネットワークファイルサーバリモ ートコンピュータ２２Ａをアクセスさせることによって、より効率的に機能する ことができるようにされた第１図に示された本発明の実施例を示している。リモ ートコンピュータ２２Ｂ１２２Ｃおよび２２Ｄはネットワーク内の他のコンピュ ータである。各リモートコンピュータ２２Ａ−２２Ｄには、複数個のＬＡＮケー ブル２８によって能動ハブ２４によって接続されたＬＡＮカード２６が取付けら れている。本発明で好ましくは使用される１つのローカルエリアネットワークは 、ネットウェア（ＮＥＴＷＡＲＥ？）２８６　２．Ｏａシステムとして、ユタ州 、プロポ（Ｐｒｏｖｏ、Ｕｔａｈ）にあるノーベル会社（Ｎｏｖｅｌ　ｌ、Ｉｎ ｃ、）により利用可能である。

第２図に示されたデータ通信システムでは、ファイルサーバリモートコンピュー タ２２Ａはインテル（Ｉｎｔｅｌ）８０３８６マイクロプロセツサに基づいてい るであろう。

本発明のシステムに従ったホストディスク駆動機構を利用することによって、フ ァイルサーバリモートコンピュータ２２Ａはスループットの３倍の増加まで実現 する。さらに、ファイル転送およびデータベース応用でしばしば経験された遅延 は減少される。さらに、本発明は、大きさのオーダーによっていくつかの応用プ ログラムの性能を向上させる。

第２図では、ファイルサーバリモートコンピュータ２２Ａは、接続ケーブル１６ Ａを介してホストコンピュータ１０の資源に直接接続されるように構成されてい る。したがって、ホストディスク駆動機構上のファイルは、通常ファイルサーバ リモートコンピュータ２２Ａ上に常駐する必要があるであろうディスク駆動機構 の代わりをする。大きなホストディスク駆動機構上のファイルは非常に高速でア クセスされ得るので、本発明によって、ローカルエリアネットワークはより効率 的に動作することができる。

第３図は、すでに述べられたローカルエリアネットワークとともに、代替の態様 で使用された本発明のさらに他の配列を示している。ファイルサーバリモートコ ンピュータ２２Ａは、接続ケーブル１６Ａによってホストコンピュータ１０に接 続され続けている。他のリモートコンピュータ、すなわち、ホストゲートウェイ リモートコンピュータ２２Ａもまた、リモートインターフェイス２０Ｂおよび接 続ケーブル１６Ｂを介してホストコンピュータに直接に接続されるよう構成され ている。ホストコンピュータのディスク駆動機構を共用するように、１つのリモ ートコンピュータがファイルサーバリモートコンピュータとして作用している状 態で、ホストゲートウェイリモートコンピュータ２２Ｂは、ローカルエリアネッ トワークに接続された他のすべてのリモートコンピュータ２２Ｃ−２２Ｄが、ホ ストコンピュータの資源にアクセスし、かつ先に述べられた利点となる機能を実 行するよう、ゲートウェイとして機能する。

多数のリモートコンピュータは、ノーベル会社によって提供されたもののように 、ローカルエリアネットワークに追加されることができる。これによって、多数 のリモートコンピュータがローカルエリアネットワーク上の他のすべてのリモー トコンピュータにアクセスが可能になるだけではなく、ホストゲートウェイリモ ートコンピュータ２２Ｂによって、ホストコンピュータ１０の資源にもまたアク セスが可能となる。データがホストゲートウェイリモートコンピュータ２２Ｂと ホストコンピュータ１０との間で転送される速度のために、ローカルエリアネッ トワークにおけるリモートコンピュータを使用する者によって経験されたたった １つの遅延は、ローカルエリアネットワーク自体に本来ある遅延によるものであ る。

上記の構成はすべて、本発明がホストコンピュータとリモートコンピュータとの 間に高速通信経路を設定したため可能である。開示された本発明の実施例がいく つかのネットワーク状の機能を含んでいるが、それは、第２図および第３図に示 されたもののように、ローカルエリアネットワークの代用ではない。むしろ、こ の好ましい実施例はローカルエリアネットワークの機能を増大させかつ向上させ る。

次に、モトローラ（ＭｏｔｏｒｏＬａ）ＭＣ６８０２０マイクロプロセツサを利 用した、ユタ州、オーレム（Ｏｒｅｍ、Ｕｔａｈ）のイコンインターナショナル 会社（Ｉｃｏｎ　Ｉｎｔｅｒｎａｔｉｏｎａｌ、Ｉｎｃ、）により利用可能なホ ストコンピュータとともに使用されるような、本発明の好ましい実施例の具体的 構造について述べる。

ＭＣ６８０２０マイクロプロセツサを含むホストコンピュータは、最小の構造お よび動作上の必要条件に合致したホストバス構造を有していなければならない。

ＭＣ６８０２０マイクロプロセツサに関する完全な情報は、「ＭＣ６８０２０３ ２ビツトマイクロプロセツサのユーザのためのマニュアルＪ　（ＭＣ６８０２０ ３２−ｂｉｔ　Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ　Ｕｓｅｒ’ｓ　Ｍａｎｕａｌ） 、第２版（１９８５）と題された出版物、および、参照のためここに記載されて いる、プレンティスホール出版（Ｐｒｅｎｔｉｃｅ　Ｈａｌｌ　Ｐｕｂｌｉｓｈ ｅｒｓ）により入手可能な新版から得ることができる。

イコンインターナショナル会社により入手可能なホストコンピュータシステムの バス構造に関する特定の情報は、各特定のコンピュータシステムに関連する文書 、および参照のためここに記載されている米国特許出願連続番号第０７４．３１ ０号により得ることができる。

簡潔に以下に述べられるように、ホストコンピュータと、１つまたは２つ以上の リモートコンピュータとの間の極めて高速のデータ転送が、ホストコンピュータ 内のホストバスからリモートコンピュータ内のリモートバスへの並列データ伝送 経路を確立することによって、本発明の教示に従って可能となる。ここに記載さ れた構造を使用して、この「バスからバスへの」通信経路を確立することによっ て、ホストコンピュータと１つまたは２つ以上のリモートコンピュータとの間で 極めて高速なデータ転送が可能となり、これは、ローカルエリアネットワークに しばしば見受けられる多くの時間を要する狭い通路や、パケット化およびネット ワーク仲裁などのような時間集約的な仕事に起因する狭い通路を必要としない。

ホストインターフェイス 第４図は、本発明の教示を包含するホストインターフェイス１２の一実施例の構 造を示す概略図である。第１図ないし第３図に一貫して、好ましくは、ホストイ ンターフェイス１２が単一の回路基板上に位置付けられ、かつ６つのホストポー トｌｌ０Ａ−１１０Ｆが各基板上に設けられる。

他の構成のホストインターフェイスだけでなく他の数のホストポートが、本発明 の範囲内で考えられる。

アドレスラインとして作用する３２本のライン、データラインとして作用する３ ２本のライン、および他の制御ラインを含むホストバス１００がホストコンピュ ータ１０の原理的なバスである。ＭＣ６８０２０マイクロプロセツサはホストバ ス１００に接続され、かつリモート装置へのアクセスが所望されると、この装置 のアドレスは、まずホストバス１００上に設定され、このホストバス１００は、 アドレス指定された装置からの、またはその装置へのデジタルデータの設定に続 く。ホストコンピュータｌＯがＭＣ６８０２０マイクロプロセツサを利用してい る状態で、ホストバス構造がＭＣ６８０２０マイクロプロセツサの要求により指 示される。

ホストインターフェイス１２は、ホストバス１００に含まれた３２本のアドレス ラインすべてと１６本のデータラインを受ける。ホストインターフェイス１２内 の制御回路１０４は、上位アドレスバス１３０によってアドレスのビット１６− ３１を受ける。残余のアドレスビット０−１５　−は、下位ホストアドレスバス １２６によってマルチプレクサ１１６に与えられる。簡潔に以下にさらに詳しく 説明されるように、上位ホストアドレスバス１３０上のビット１６−３１は、１ つのホストポートｌｌ０Ａ−１１０Ｆを選択し、一方、下位ホストアドレスバス １２６上のビットＯ−１５は、マルチプレクサ１１６によって、選択されたホス トポートｌｌ０Ａ−１１０Ｆに直接に供給され、リモートインターフェイス上に 設けられたランダムアクセスメモリ位置における、ある位置に存在する１つのア ドレスを選択する。

最大効率の多目的動作のためには、ホストインターフェイス１２に設けられた各 ホストポートｌｌ０Ａ−１１０Ｄは、ちょうどメモリスペースがホストコンピュ ータ１０の、論理メモリスペースにアドレス指定されるように、論理装置として アドレス指定される。

先に述べられたホストコンピュータを用いる本発明の実施例では、１６進アドレ スＥＯＯＯＯＯＯＯで始まり、１６進アドレスＥＯＦＦＦＦＦＦにまでわたるホ ストインターフェイス１２のために、アドレススペースが確保されている。各ホ ストポート１１０Ａ−１１０Ｆは１２８にの論理メモリスペースが割当てられる 。上記のアドレススペースが確保された状態で、ホストインターフェイス１２に は、この開示された実施例において最大１２８個のホストポートが設けられても よい。

下記の表Ａは、代表的な数のホストポートへの潜在的なアドレスの割当てについ ての概要である。

表Ａ ホストポートＯＥＯＯＯＯＯＯＯないし　ＥＯＯＩＦＦＦＦホストポートＩ　Ｅ ＯＯ２００ＧＯないし　ＥＯＯ３ＦＦＦＦホストボー）　２　ＥＯＯ４ＱＯＯＯ ないし　ＥＯＯ５ＦＦＦＦ表Ａに示されたアドレス指定機構により、ホストコン ピュータとホストインターフェイスとの通信がポートレベルで行なわれることが できる。すなわち、ホストコンピュータと、多様なホストインターフェイス回路 基板との間の機能に関連したいかなる特別なアドレススペースもない。このアド レス指定機構によって、開示された本発明の実施例に効率と融通性がもたらされ る。

ホストインターフェイス１２内の制御回路１０４は、ホストバス１００上に存在 するＡＳ制御信号、ＤＳ制御信号、ＲＥＳＥＴ制御信号、ＷＲＩＴＥ制御信号、 ５ＩＺＥＯ制御信号および５ＩＺＥＩ制御信号制御子れをも受取る。ホストバス １００上に出力する。これらは、ｌＮＴ１、ｌＮＴ２、ｌＮＴ３、ｌＮＴ４、ｌ ＮＴ５、ｌＮＴ６、ｌＮＴ７．５ＥＬＡＣＫＳＤＳＡＣＫＯおよびＤＳＡＣＫＩ を含み、それらの機能は簡潔に以下に説明され、または、ＭＣ６８０２０マイク ロプロセツサの知識を有する者にはよく知られているであろう。

制御回路１０４とホストバス１００との間にある制御バッファ１０２は、ホスト バス１００からＡＳ制御信号、ＤＳ制御信号、ＲＥＳＥＴ制御信号およびＷＲＩ ＴＥ制御信号とを受取る。これらは、次いで制御回路１０４に入力される。ホス トバス１００上のＳ　Ｉ　ＺＥＯ制御信号および５ＩＺＥＩ制御信号制御子位ホ ストアドレスバス１３０上の制御回路１０４の内部構成要素に直接に入力される 。

下記の用語集Ａには、第５図に示され、かつ第４図と関連して論議された場合に おいて示された信号の概要が示さ信号　機能 ５ＡＣＫ　セレクト認識−各アクセスの終結サイクルを開始する。これはＡＣＫ 信号の多重組合わせであり、特に、 能動ポートからのＡＣＫ信号である。

ＢＯＡＲＤＳＥＬ　ボードセレクト−ホストバス上のアドレスがホストインター フェイス ポード上のアドレスと比較されると きアサートされる。ＢＯＡＲＤＳＥ Ｌがアサートされると、それは、遅 延ラインに向かってイネーブル信号 を開始するフリップフロップをクロ ックする。

ＲＥＳＥＴ　リセット装置−フリップフロップをクリアすることによって制御回 路 の初期状態を決定する。

ＷＲＩ置　書込ロー（ローアサートされた）−データバッファの方向を決定する ことができるように書込サイクルを 識別する。

５ＥＬＯＮＬＮ　セレクトオンライン−能動ポートの０ＮＬＮ信号の状態を指示 する。

選択されたポートの０ＮＬＮ信号か ら導出される。

ＩＮＴＤＳ　内部データストローブ−ホストバスからのバッファされたＤＳ信号 。

書込サイクル上の有効データを示す。

ホストインターフェイスによってデ ータがホストバス上に導出されなけ ればならないとき決定する。

ＧＬＯＢＡＬ　ホストアドレスバスＡＯ−どのバＡＤＲ３ＢＵＳ　イトがアクセ スされているのかにつＡＯいての決定を助ける。

５ＩＺＥＯＭＣ６８０２０から、ホストバスにより、バイト／ワード情報を提供 する。

Ｓ　Ｉ　ＺＥＩ　ＭＣ６８０２０から、ホストバスによって、バイト／ワード情 報を提 供する。

ＬＡ１６　ラッチされたアドレスＡ１６−実際の信号がホストバスから除去され た後に使用されるＡ１７、Ａ１８、 Ａ１９とともにラッチされたアドレ ス。スワップされたまたはスワップ されていないデータバッファを使用 するかどうかを決定する。Ａ１６ビ ツトは、ホストポートに割当てられ た論理アドレススペースの１２８に の上位または下位６４Ｋにそれがあ るかどうかを決定するのに使用され る。

出力 ＤＳＥＮ　データスロープイネーブル−擬似データストローブになるようホスト インターフェイスへ導出され、選択 されたポートへ駆動される。データ バス上のデータが有効であることを 指示する。

ＡＳＥＮ　アドレスストローブイネーブル−これは、選択されたホストポートへ 駆動されるアドレスストローブを発 ！　生ずる主な信号である。ホストアドレスバス上のアドレスが有効である ことを指示する。

ＥＮＳＴＢＳ　イネーブルストローブｍ；の信号により、遅延ラインを介する遅 延を 待たずに、５ＡＣＫ　（ＡＣＫ）信号 がリターンされてすぐに、ＡＳ信号、 ＵＤＳ信号およびＬＤＳ信号が不能 化されることができる。これは、リ モートコンピュータからのこれらの 制御信号をターンオフし、かつでき るだけ早くそれらの現在のサイクル の終了を開始する。

ＭＵＸＣｆ（Ｇ　マルチプレクサ変更−マルチプレクサがアドレス入力からデー タ入力 に切替わるようにする。アドレスお よびデータが多重化されるので、こ の信号は、いつアドレスがラッチさ れるのに十分な時間を有していたの か、かつバスが現在データに変換さ れることができることを示す。

ＡＤＤＥＮ　アドレスイネーブル−選択されたポートの駆動機構を介してアドレ ス を能動化する。

ＰＡＲＣＬＫ　パリティクロック−パリティをチェックし、生じたいかなるエラ ーを も報告することが有効であるときの 信号。

ＤＳＡＣＫＥＮ　Ｄサックイネーブル−ＤＳＡＣＫＯ信号およびＤＳＡＣＫＩ信 号をホ ストバス上へゲート化する。ホスト インターフェイスポードは常に１６ ビツト素子であるため、ＤＳＡＣＫ ＯおよびＤＳＡＣＫＩはハードワイ ヤ化される。ＤＳＡＣＫＥＮは適切 な応答をゲート化し、プロセッサに このボードの状態を知らせる。

ＥＮＵＤＳ　イネーブル上位データストローブ−この信号は、アドレスがデコー ド されて、かつ上位バイトがアクセス されているときアサートされる。こ の信号は選択されたポートへ駆動さ れる。

ＥＮＬＤＳ　イネーブル下位データストローブ−アドレスがデコードされて、か つ 下位バイトがアクセスされている。

この信号は選択されたポートへ駆動 される。

ＧＢＤＥＮ　グローバルバスデータイネーブル−ホストバスとホストインターフ ェ イスデータバスとの間の、スワップ されていないデータバッファを能動 化する（下位６４Ｋ）。

５ＧＢＤＥＮ　スワップされたグローバルバスデータイネーブル−ホストバスと ホス トインターフェイスデータバスとの 間の、スワップされたデータバッフ ァを能動化する（上位６４Ｋ）。

５ＲＥＧＤＡＴＡ　格納されたレジスタデーターバイトスワツピングデータバッ ファ内の 格納されたレジスタデータをホスト データバス上へ能動化する。

ＡＤＳＴＬＡＴＣＨアドレス状態ラッチ−ホストインターフェイスで分散されて 使用され　“るようにＡ１６、Ａ１７、Ａ１８、 Ａ１９および５ＴＡＴＳＥＬをラッ チする。

リモートコンピュータがホストコンピュータをアクセスしようとするとき、リモ ートコンピュータにより発生された割込信号はホストポートｌｌ０Ａ−１１０Ｆ の１つに現われるであろう。

ホストインターフェイス１２上でさらに設けられているのは、パリティ発生回路 １１２およびパリティチェック回路１１８である。パリティは、アドレスおよび データの伝送のために発生され、かつデータの受信の際チェックされる。パリテ ィチェック回路１１８およびパリティ発生回路１１２は、当業者によって容易に 作り出され得る。パリチー　イは発生され、かつホストコンピュータとリモート コンピュータとの間で伝送されるアドレス信号およびデジタルデータの両方のた めにチェックされる。２つのパリティピッ）ＰＯおよびＰｌがホストポートバス １０８上に設けられる。

デジタルデータがホストポートｌｌ０Ａ−１１０Ｆのいずれか１つで受取られる と、パリティがチェックされる。

もしエラーが検出されると、割込信号が発生され、かつパリティエラービット信 号がホストポートバス上へ能動化される。パリティ割込信号は、（簡潔に述べら れるべき）状態レジスタにビットを設定し、次いで、ホストバス１００上に割込 信号を発生させ、ホストコンピュータ１０のプロセッサに、データの受信の際パ リティエラーが生じたことを警告する。ホストコンピュータ１０のプロセッサは 次いで、訂正動作を行なうことができる。

パリティチェック回路１１８によってパリティエラーが検出されると、パリティ 割込信号が発生されるであろう。

ホストポートｌｌ０Ａ−１１０Ｆの各々からのすべての割込信号と、パリティ割 込信号とが結合されて、制御回路１０４によって、統合割込信号を形成し、かつ それに関連した構成要素を形成する。好ましくは、この統合割込信号は、ＭＣ６ ８０２０マイクロプロセツサによって可能化された割込レベル１−７のいずれか にジャンプすることができる。

リモートコンピュータにより発生された割込み信号は、リモートインターフェイ ス２０、相互接続ケーブル１６およびホストインターフェイス１２を通ってＭＣ ６８０２０マイクロプロセツサに運ばれる。このことは、統合された割込信号が ホストバス１００上のＭｏ　６８０２０マイクロプロセツサに向けられるように させる。統合された割込信号がホストバス１００上に発生するときには、次いで ＭＣ６８０２０マイクロプロセツサは、割込みがホストポート１１０Ａないし１ １０Ｆのどれに関連するかを決定するために、ステータスレジスタをポーリング する。

アドレスセレクト／デコード回路１２８は、ＢＯＡＲＤＳＥＬ信号（ボードセレ クト）を発生する。ＢＯＡＲＤＳＥＬ信号は、ホストインターフェイスに割当て られたアドレスおよびホストバス１００上に提示されたアドレスの間に整合があ るときに発生される。ＢＯＡＲＤＳＥＬ信号は、５ＥＬＡＣＫ信号（セレクト知 識）をホストバス１００上に駆動し戻し、有効なアクセスが発生していることを ホストコンピュータ１０のプロセッサに認識する。

ＭＣ６８０２０マイクロプロセツサへの５ＥＬＡＣＫ信号は、ＢＯＡＲＤＳＥＬ 信号によりホストバス１００上にゲートされ、かつポートセレクトバス１３２に より制御回路１０４に搬送される。ＤＳＡＣＫＥＮＦ号（ＤＳＡＣＫイネーブル ）の発生は、ＤＳＡＣＫＯおよびＤＳＡＣＫ１制御信号を、制御回路１０４から ホストバス１００の上へ、かつそこからホストコンピュータ１０のマイクロプロ セッサへ可能化する。

この発明の１つの局面に従って、ホストインターフェイス１２は、ホストポート １１ＯＡないし１１０Ｆにホストコンピュータ１０のバス上に置かれたディジタ ルデータを運ぶための第１の制御手段を含む。第５−１図ないし第５−２図に示 されるように、第４図の制御回路１０４を含む構成要素は、４つのＦ７４　フリ ップフロップ、２つのＰＯ４インバータ、３つのＰＯ８アンド論理ゲート、２つ のＦＯＯナンド論理ゲート、１５０ナノセカンド１０−タップ遅延ＤＬ　１５Ｏ ＮＳ−１０ＴＡＰおよびプログラマブルアレイ論理装置（ＰＡＬ　１６Ｌ８）を 含む。制御回路１０４は、ホストインターフェイス１２の構成要素の動作を調整 するのに必要な多くの信号を与える。

アベンディクスＡに与えられるのは、第５図に表わされるプログラマブルアレイ 論理装置（ＰＡＬ　１６Ｌ８）のためのＰＡＬＡＳＭプログラミングコードのリ スティングである。

また、第４図には、制御回路１０４７およびホストポートバス１０８の間に接続 されたデコーダ回路１０６がある。

デコーダ回路１０６の機能は、適当なホストポート１１０人ないし１１０Ｆおよ び制御回路１０４の間にいくつかの制御信号を適正にデコードしかつ駆動するこ とである。１０の制御信号が、デコーダ回路１０６により適当なホストポートへ 駆動されなければならない。これらの信号は、下の用語集Ｂにリストされる。

ＡＳ　アドレスストローブ−ＩＮＴＡＳ。

ＥＮＳＴＢＳおよびＡＳＥＮから得 られる。

ＵＤＳ　上方データストローブ−ＥＮＵＤＳ、ＥＮＳＴＢＳおよびＤＳＥＮか ら得られる。

ＬＤＳ　下方データストローブ−ＥＮＬＤＳ、ＥＮＳＴＢＳおよびＤＳＥＮか ら得られる。

５ＥＮＤＥＮ　センドイネーブル−ＡＤＤＥＮから得られる。

ＤＡＴＡＥＮ　データイネーブル−（ノット）ＷＲＩＴＥおよびＢＯＡＲＤＳＥ Ｌか ら得られる。

ＵＤＥＮ　上方データイネーブル−（ノット）ＷＲＩＴＥ、（ノット）ＳＴＡＴ Ｓ ＥＬおよびＢＯＡＲＤＳＥＬから得 られる。

５ＴＡＴＲＤ　ステータスリード−８ＴＡＴＳＥＬ、（ノット）ＷＲＩＴＥおよ びＢ ＯＡＲＤＳＥＬから得られる。

Ｓ　Ｔ　Ａ　ＴＷＴ　ステータスライト−ＷＲＩＴＥ。

ＩＮＴＤＳ、５ＴＡＴＳＥＬおよび ＢＯＡＲＤＳＥＬから得うレル。

５ＡＣＫ　セレクト認識−選択されたＡＣＫから得られる。

５ＥＬＯＮＬＮ　セレクトオンライン−セレクトされた０ＮＬＮから得られる。

ただ２つの信号、ＡＣＫ　（認識）および０ＮＬＮ　（オンライン）が、デコー ダ回路１０６によりホストポート１１ＯＡないしｌｌ０Ｆから制御回路１０４へ 駆動される。

デコーダ回路１０６は、ホストバス１００からのアドレスラインＡ１７、Ａ１８ およびＡ１９を利用して、そこへまたはそこから制御信号を駆動するために適当 なホストポート１１０Ａないし１１０Ｆをセレクトする。これらの３ビツトのア ドレスは、６つのホストポートの１つをセレクトするために必要とされるよりも 多いことが認識されてもよい。

これらの示されたアドレスラインと、さらに５ＴＡＴＳＥＬ信号とは好ましくは 、デコード回路における使用のためにラッチされ、それはＡＤＳＬＡＴＣＨ信号 による。５ＴＡＴ　Ｓ　Ｅ　Ｌ信号は、アドレスが存在するときにマルチプレク サラインのデコードから得られる。５ＴＡＴＳＥＬ信号は、アドレスＦＦＦＯが マルチプレクサバス上に検出されるときに、アサートされる。

やはり第４図に示されるのは、マルチプレクサ１１６であり、それは、第１にホ ストバス１２６からアドレスビットを受取り、かつ、次いでホストバス１００上 に置かれたディジタルデータをバイトスワツピングデータバッファ１２２経由で 受取り、それの機能が簡単に説明されるであろう。アドレスおよびデータビット は、マルチプレクサバス１１４（ＭＵＸバス）上に多重化され、それはホストポ ートバス１０８に接続される。アドレスビットまたはデータビットのどちらがマ ルチプレクサ回路から出力されるかは、制御回路１０４から出力されたＭＵＸＣ ＨＧ　（マルチプレクサ変更）信号１３４により決定される。

第４図のバイトスワツピングデータバッファ１２２は、第６図により詳細に例示 される。バイトスワツピングデータバッファ１２２は、異なったマイクロプロセ ッサアドレスメモリのときに使用される一致しないバイトオーダリングのために 必要とされる。たとえば、Ｍｏ　６８０２０マイクロプロセツサによりディクテ ートされたバス構造は、メモリにおける１６ビツトのワードの最下位バイトがそ のワードの高い方のアドレスにおいてアクセスされることを与える。対照的に、 この発明の開示された実施例による使用のために意図されたリモートコンピュー タにおいて通常利用されるインテル（Ｉｎｔｅｌ）マイクロプロセッサは、メモ リにおける１６ビツトのワードの最下位バイトにそのワードの低い方のアドレス においてアクセスする。

第６図において示されるように、バイトスワツピングデータバッファ１２２は、 ４つの同一の双方向性デュアルレジスタのバッファ１２２Ａないし１２２Ｄを含 む。制御回路１０４の制御の下で、バイトスワツピングデータバッファ１２２は 、ホストインターフェイスデータバスラインＯないし７がホストデータバスライ ン１６ないし２３または２４ないし３１にバッファされることを許容する。同様 に、ホストインターフェイスバスデータライン８ないし１５は、ホストデータバ スライン１６ないし２３または２４ないし３１にバッファされてもよい。

この発明は、ホストバスおよびリモートバスをインターフェイスすることにより 、ホストコンピュータ１０のプロセッサを１つまたはより多くのリモートコンピ ュータのプロセッサと相互接続することを含むので、バイトスワツピングデータ バッファ１２２が必要である。ソフトウェアよりもハードウェアにおいてバイト スワツピングデータバッファ１２２を実現することは、よりずっと効率的な動作 を与える。

下の用語集Ｃは、第６図に表わされる制御ライン上に搬送され、かつ制御回路１ ０４によりバイトスワツピングデータバッファ１２２へ与えられる制御信号のリ ストである。

用語集Ｃ ＷＲＩ置　バッファ方向情報を与える。

５ＡＣＫ　ホストインターフェイスバスデータをラッチする。

５ＲＥＧＤＡＴＡ　ホストインターフェイスデータバスからホストデータバスヘ スドアさ れたデータを開放する。

ＧＢＤＥＮ　スワップされないデータバッファを可能化する。

５ＧＢＤＥＮ　スワップされたデータバッファを可能化する。

第７図は、第４図に表わされた各ホストポート１１０Ａないし１１０Ｆの構成を 示す詳細なブロック図である。ホストポート１１ＯＡないし１１０Ｆの主な構成 要素は、複数個の差動ライントライバ１５０および差動ライン受信機１５２であ り、それは、動作の適当な速度およびノイズからの免疫を与えるために当該技術 分野において利用可能なものから注意深く選ばれるべきである。それぞれに部品 番号ＭＣ３４８７およびＭＣ３４８６として、テキサス、ダラスのテキサス番イ ンストルメンツ（Ｔｅｘａｓ　Ｉｎｓｔｒｕｍｅｎｔｓ　ｏｆ　Ｄａｌｌａｓ、 Ｔｅｘａｓ）から入手可能な差動ドライバおよび受信機が、述べられた実施例に おける使用のために好ましい。

各差動ライントライバ１５０および差動ライン受信機１５２は、５０ビンコネク タ１５８経由で相互接続ケーブル１６における１対の導体に接続される。差動ラ イントライバ１５０および差動ライン受信機１５２の使用は、迅速なデータ転送 速度が利用されることを許容し、なぜならば、相互接続ケーブル１６における導 体の各対の上に提示された電圧は、ただ予め定められたしきい値電圧に達するよ りも、使用されている半導体論理装置のための極性を逆にするだけでなければな らないからである。

第７図に示されるように、Ａｓ、ＵＤＳ、ＬＤＳおよびＷＲＩＴＥ信号は、常に 差動ライントライバ１５０を介してコネクタ１５８に可能化される。マルチプレ クサバスバイトおよび２つのパリティセンドビット（第４図におけるＰＯおよび ＰＬ）は、５ＥＮＤＥＮ　（センドイネーブル）信号により可能化される。第４ 図に示されるように、２つのパリティセンドビットおよびマルチプレクサバスビ ットは、ホストポー）１１０Ａないし１１０Ｆのすべての中で共通である。した がって、マルチプレクサバスビットおよび２つのパリティセンドビットが適当な コネクタ１５８上へかつ適当なリモートコンピュータへ駆動されるようにするの は、正しい５ＥＮＤＥＮ信号のアサーションである。

同様に、複数個の差動ライン受信機１５２が、ホストポートの部分として第７図 に表わされる。ＡＣＫ　（認識）、０ＮＬＮ　（オンライン）およびＩＮＴ（割 込み）制御信号は、常に、差動ライン受信機１５２を介Ｌ７て可能化される。

残余のデータビットおよびパリティ受信ビットは、受信モードだけにおいて差動 ライン受信機１５２を介して可能化される。インターフェイスホストデータバス を駆動する差動ライン受信機１５２は、上方および下方のバイトに分割される。

通常の続出サイクルにおいては、それらはどちらも可能化される。しかしながら 、ステータスレジスタ１５４がアクセスされるときには、上方のバイトは不能化 されかつステータスバイトは、インターフェイスデータラインの上方の部分にゲ ートされる。

第７図に表わされるステータスレジスタ１５４は、双方の６４にメモリ割当ての 最後の８つ（８）ワードを使用し、それらは、ホストポート１１０Ａないし１１ ０Ｆに関連した特別の機能のためにリザーブされる。これらは、ただワードとし てアクセスされることが意図され、かつ第１の６４にスワップされないメモリ空 間にアクセスされるべきである。ステータスが読出されるときには、パリティチ ェツキングは不能化される。たとえば、上記の実施例においては、ステータスレ ジスタは、アドレスオフセットＦＦＥＯにおいてアクセスされる。

下の表Ｃに与えられるのは、ステータスレジスタにおける最上位バイトにより戻 されたビットおよび各ビットの規定のリストである。

Ｄ８　割込み Ｄ９　０ＮＬＩＮＥステータス ＤＩＯホストステータスへのアテンションＤ１１　割込みイネーブル Ｄ１２　パリティ割込み 下の用語集りに与えられるのは、表Ｃにおいてリストされたステータスビットの 機能の概要である。

用語集り 割込み　割込みがポート上にかかるときに１であろう。これは、ホストがリモー トコンピュータからの０ＮＬＩＮＥ 信号を失っているか、リモートコン ピュータが今オンラインに来ている ことを意味する。割込みは、このア ドレスのビットＤ８に０を書き込む ことによりクリアすることができる。

このビットは、システムリセットに おいて０にリセットされる。

ステータス　リモートコンピュータからの信号の現在のステータスを示す。

ホストステータス　リモートコンピュータからのホストへのアテンション　割込 み信号へのアテンションの現在のステータスを示す。

割込みイネーブル　システムリセットにおいて０にリセットされる。ポートのた めに０ＮＬ ＩＮＥ、ＡＴＴＮおよびＰＡＲＩＴ Ｙ割込みを可能化するために１にセ ットされてもよい。

パリティ割込み　伝送受信パリティエラーが発生しているときに１であろう。そ れは、ビ ットＤ１２に０を書込むことにより ホストからリセットされてもよい。

やはり第７図に表わされるのは、すべての導体の受信端部上に与えられるターミ ネータ１５６である。終端は、相互接続ケーブル１１６における導体の各差動対 の間であるべきであり、かつ＋５ボルトにまたは接地に関係しない。

ターミネータ１５６は、抵抗性であるべきであり、かつ相互接続ケーブル１１６ の特性インピーダンスと整合するべきである。

第７図に表わされる構成は、ホストデータポートを与えるための手段のただ１つ の可能な配置である。同様に、第４図ないし第６図に表わされる構成は、ホスト バスおよびホストデータポートの間にディジタル通信経路を設立するための手段 を実行するためのただ１つの可能な配置である。

この発明は、特定的には、等価の機能を実行する他の構成を含むことが意図され る。

通信ケーブル ホストポートをリモートポートに相互接続する通信ケーブルは、５０の導体、２ ５のツイストペアおよび３０のＡＷＧケーブルである。好ましくは、日本のフル カワケーブル（Ｆｕｒｕｋａｗａ　Ｃａｂｌｅ）から入手可能の、カタログ番号 ＦＵＲＵＫＡＷＡ　ＵＬ　２７８９　（２５ペア、３０ＡＷＧ）ＯＡＥＶ　（Ｄ ）　−３Ｂである。望ましくは、示されたケーブルは、非常に小さい直径を有し 、かつ扱いおよび使用が容易である。好ましいケーブルは、一般的にコンピユー テイング装置間の標準Ｒ３−２３２通信のために使用されるケーブルと同一の外 見を有する。編組されたじゃへいは、双方の端部上に接地されたフレームである べきである。また、ホストポート上、リモートポート上および通信ケーブル上で 利用される５０ピンコネクタは、日本の富士通コネクタ（Ｆｕｊ　１ｔｓｕ　Ｃ ｏｎｎｅｃｔｏｒ）から入手可能の、カタログ番号ＦＣＮ−２３１ＪＯ５０−Ｇ ／Ｅ（５０ピンソルダー−テール）およびＦＣＮ−２３０ＣＯ５０−Ａ／Ｅ　（ シェル）であることが好ましい。

こうして述べられたケーブルを利用して、２００フイートまでのケーブルの長さ で、少なくとも毎秒４メガバイトの通信ケーブルをわたるデータ転送速度を維持 することが可能である。重要なことには、ここに述べられた通信ケーブルおよび ハードウェア構成を利用すると、ケーブルの長さは、エラーのないデータ伝送を 確実にするために、約２００フイートに制限されるべきである。しかしながら、 ここに開示された発明を利用すると、適当な構成要素およびケーブルが利用可能 になるにつれて、より速いデータ転送速度が利用されることができる。述べられ た相互接続ケーブルは、リモートポートをホストポートに相互接続するためのほ んの１つの手段を表わす。したがって、２つのポートの間の並列構成においてデ ータビットを運ぶことができるいかなる構成も、この発明の範囲内にあることが 意図される。

下の表りに与えられるのは、ちょうど同定されたケーブルおよびコネクタを使用 するときの好ましい通信ケーブルピンアウト規定のりスティングである。

１　青　１−Ｉ　ＡＤＯ 白　２−２ ２　黄　３−３　ＡＤＩ 白　４−４ ３　緑　５−５　ＡＤ２ 白　６−６ ４　赤　７−７　ＡＤ３ 白　８−８ ５　紫　９−９　ＡＤ４ 白　１０−１０ ６　青　１１−１１　ＡＤ５ 茶　１２−１２ ７　黄　１３−１３　ＡＤ６ 茶　１４−１４ ８　緑　１５−１５　ＡＤ７ 茶　１６−１６ ９　赤　１７−１７　ＤＰＢＯ 茶　１８−１８ １０　紫　１９−１９　ＡＳ 茶　２０−２０ １１　青　２１−２１　ＵＤＳ 黒　２２−２２ １２　黄　２３−２３　ＬＤＳ 黒　２４−２４ １３　緑　２５−２５　０ＮＬＩＮＥ 黒　５０−５０ １４　赤　２６−２６　ＡＤ８ 黒　２７−２７ １５　紫　２８−２８　ＡＤ９ 黒　２９−２９ １６　青　３０−３０　ＡＤＩＯ 灰色　３１−３１ １７　黄　３２−３２　ＡＤＩＩ 灰色　３３−３３ １８　緑　３４−３４　ＡＤ１２ 灰色　３５−３５ １９　赤　３６−３６　ＡＤ１３ 灰色　３７−３７ ２０　紫　３８−３８　ＡＤ１４ 灰色　３９−３９ ２１　青　４０−４０　ＡＤ１５ 橙　４１−４１ ２２　黄　４２−４２　ＤＰＢＩ 橙　４３−４３ ２３　緑　４４−４４　ＲＷ 橙　４５−４５ ２４　赤　４６−４６　ＡＣＫ 橙　４７−４７ ２５　紫　４８−４８　ＨＯ８ＴＩＮＴ橙　４９−４９ ＡＤ＝アドレス／データ ＤＰＢ＝データパリティピット ＡＳ＝アドレスストローブ ＵＤＳ＝上方データストローブ ＬＤＳ＝下方データストローブ Ｒ／Ｗ＝続出／書込 ＡＣＫ＝認識 ＨＯ８ＴＩＮＴ＝ホスト割込み リモートインターフェイス 第８図に与えられるのは、この発明のリモートインターフェイス２０の主要な構 成を表わすブロック図であり、その現在好ましい実施例は、ＩＢＭ　ＰＣ／ＸＴ またはＰＣ／ＡＴモデルコンピュータの等価物であるリモートコンピュータで使 用されることが意図される。

好ましくは、リモートインターフェイス２０は、コンパチブルなリモートコンピ ュータのリモート拡張バス２２６上の利用可能なスロットに適合する１個の回路 基板上に製造される。使用においては、リモートインターフェイスはリモートコ ンピュータのプロセッサに透過性であり、かつ拡張バス２２６に取付けられた任 意の他の装置のようにアクセスされる。好ましくは、リモートインターフェイス ２０は、リモート拡張バス２２６への２つのコネクタを有する回路基板上に製造 され、そのため、リモートインターフェイス２０は、第２のコネクタ上で利用可 能なすべての付加的な電力、接地および割込みラインを利用することができる。

リモート拡張バス２２６から得られる信号は、アドレス０ないし１９、データ０ ないし７、ＡＥＮ、ＭＥＭＲＤ。

ＭＥＭＷ、５ＹＳＣＬＫＳＲ３ＴＤＲ，＋５ボルトおよび接地を含むとして、第 ８図に表わされる。リモートインターフェイス２０がリモート拡張バス２２６に 与えなければならない信号は、ＤＡＴＡＯないし７、ｌ０ＣＨＲＤＹ。

ＯＷＳ、ＩＲＱ３、ｒＲＱ４、ＩＲＱ５、ＩＲＱ？、ＩＲＱｌｏ、ＩＲＱｌｌ、 ＩＲＱ１２およびＩＲＱ１５を含む。

述べられた実施例で使用されるリモートコンピュータの構成および動作を熟知す る人は、名前を与えられた信号の各々の機能を理解するであろう。好ましいリモ ートコンピュータに関係するより多くの情報が、ｒＩＢＭテクニカルレファラン スバーソナルコンピュータＡＴ１　ＩＢＭ部品番号ＩＢＭ　Ｐａｒｔ　Ｎｏ、６ １３９３６２）Ｊ　（１９８５年９月第１版）と題された刊行物において見付け ることができ、それは、インターナショナル・ビジネス・マシン・コーポレーシ ョン（Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｂｕｓｔｎｅｓｓ　Ｍａｃｈｉｎｅ　Ｃｏ ｒｐｏｒａｔｉｏｎ）から入手可能であり、かつそれを引用することによりここ に援用される。

第８図に見ることができるように、リモートインターフェイス２０の制御回路２ ０２は、リモートインターフェイス２０の構成の多くを制御する。制御回路２０ ２およびリモートインターフェイス２０の他の構成要素は、リモートポート２０ ０およびＲＡＭ２１８の間にデータを転送するための手段を与え、かつＲＡＭ２ １８およびリモート拡張バス２２６の間にデータを転送するための手段を与え、 それは、またリモートバスとして早くに言及された。ここに述べられたちの以外 の多くの構成がこれらの機能を実行することができ、かつしたがってそのような 他の構成は、この発明の範囲内に含まれる。

第９−１図、第９−２図および第９−３図は、第８図における制御回路２０２を 含む構成要素の詳細な概略図を与える。当該技術分野において通常使用される構 成要素指定およびピンアウトは、第９図の３つの部分において保持されている。

＄９図の３つの部分において見ることができるように、制御回路は、２５ＭＨｚ の水晶発振器、２つのＦＯ２ノア論理ゲート、３つのＦＯ４インバータ、１つの ＡＬＳＯ４インバータ、２つのＡＳＯ３オープンコレクタナンド論理ゲート、５ つのＦ３２オア論理ゲート、１つのＦＯ８アンド論理ゲート、１つの３１３３　 １３人力ナンド論理ゲート、１つの５２６０　５人カノア論理ゲート、２つのＦ ７４フリップフロップ、１つのＦ７５Ｑｕａｄ　Ｄフリップフｏツブ、１つの１ ０Ｋｏｈｍ抵抗器、１つのＬＳ２５９ビットアドレス可能ラッチ、１つのＰＡＬ １６Ｒ４装置、および１つのＰＡＬ１６Ｌ８装置を含む。ＰＡＬ装置は、ＲＡＭ ２１８への続出および書込アクセスを制御し、またホストコンピュータおよびリ モートコンピュータ双方によるＲＡＭ２１８へのアクセスのための要求を仲裁す る状態マシンを含む。第１１図に与えられるのは、第９−１図、第９−２図およ び第９−３図に示されるＰＡＬ装置により実現された状態マシンのための状態マ シン図である。

アペンディクスＢおよびＣに与えられるのは、第９図に表わされるＰＡＬ装置の ためのＰＡＬＡＳＭプログラミングコードのリスティングである。下の用語集Ｅ は、第９図において表わされた信号の概要である。

（以下余白） 用語集　Ｅ ＳＹＳＣＬＫ　システムクロック−いくつかの信号は有効にされるためにシステ ムクロックと同期されなければな らない。ＯＷＳは５ＹＳＣＬＫが ローであるとき能動化される。こ れは各アクセスが２つのより少な い待ち状態を要求できるようにす る。

ＷＲＩＴＥ　書込−ホストからの書込サイクルのスタートを示す。

ＡＤＤＲＤＥＣＯＤＥ　アドレスデコード−この信号は、有効アドレスがＲＡＭ アドレスス イッチによってセットされるアド レスと比較された後、デコードさ れたということを示す。

ＡＴＳＥＬ　ＡＴ選択−リモートコンピュータからのサイクルの始まりおよび アドレスデコードを示す。リモー トコンピュータがＲＡＭにアクセ スするようにアービトレーション 回路に対する要求をアサートする。

ＲＳＴＤＲリセットドライバーこの信号はリセットを示すためのリモートコ ンピュータからのものである。

ＬＤＳ　下方データストローブｍ；の信号はホストから送られる。

ＵＤＳ　上方データストローブ−この信号はホストから送られる。

ＡＳ　アドレスストローブｍ；の信号 はホストからのものであり、かつ またＲＡＭに対するホストアクセ スを要求するようにアービトレー ション回路にアサートされる。

ＡＴＡＯＡＴアドレス０−リモートコンピュータアドレスビット０からの ものである。

ＭＥＭＲＤ　メモリ読出−読出サイクルを開始するリモートコンピュータから のコントロール信号である。

ＷＥＭＷ　メモリ書込−書込サイクルを開始するリモートコンピュータから のコントロール信号である。

ＲＡＭＤＡＴＡＢＵＳ−ＤＯＲＡＭデータバスビット０−このビットは状態レジ スタに書 込むときの唯一の存意ビットであ る。このビットは両側が状態レジ スタにアクセスできるのでＲＡＭ データバスからのものである。

ＲＡＭＡＤＤＢＵＳ　ＲＡＭアドレスバスＡＯ−Ａ１４−これらのアドレスビッ トは、 ビットアドレス可能ラッチである と同様にＦＦＦＯである状態レジ スタのアドレスをデコードするた めに用いられる。

出力 ＤＡＣＫ　データ認識−ＡＣＫとしてホストコンピュータに戻される。

ＯＷＳ　ゼロ待ち状態−二の信号はリモートコンピュータがメモリに対す るアクセスを有するであろうとい うことが知られるとすぐにアサ− トされ、かつ拡張バスにメモリを アクセスするとき、それが通常は インサートする待ち状態を除去す るようにマイクロプロセッサに言 う。

１０ＣＨＲＤＹ　入出力チャネルレディーリモートコントロール回路がリモート コ ンピュータに対するアクセスを認 めるまでアサートされる。

ＡＴＤＡＴＡＥＮ　ＡＴデータイネーブル−リモートデータバスからＲＡＭデー タバ スへのデータバッファを能動化す る。

ＵＲＡＭＷＴ　上方ＲＡＭ書込。

ＸＭＩＴＤＡＴＡ　伝送データーＲＡＭからホストにデータを伝送する、つまり 、差 動ドライバを能動化する。

ＬＲＡＭＯＥ　下方ＲＡＭ出力イネーブル。

ＨＯＳＴＷＲＩＴＥ　ホスト書込−二の信号はＲＡＭデータバスを経てＲＡＭに 対する ホストアクセスを可能にし、かつ ＡＳが解放された後ホストからの アドレスが維持されることを許容 する。

ＡＴＡＤＤＥＮ　ＡＴアドレスイネーブル−この信号はリモートコンピュータか ら ＲＡＭアドレスバスへのアドレス バッファを能動化する。

ＡＴＤＤＩＲＡＴデータ方向。

０２０ＡＤＤＥＮ　ホストアドレスイネーブル−この信号はアドレスラッチが、 アド レスをホストからＲＡＭアドレス バスにバッファすることを可能に する。

ＰＡＲＥＮ　パリティイネーブル−この１つのビット信号は、出力に対するパ リティエラー情報を育するフリッ プフロップを能動化する。

ＯＮＬ　ＩＮＥ　オンライン−この信号はＲＯＭがリモートコンピュータメモリ を 初期設定したときアサートされ、 かつ０ＮＬＮ信号としてホストコ ンピュータに伝送される。この信 号はまた、コントロールラインの 差動レシーバを能動化する。

ＩＮＴ　リモートコンピュータに対する割込み。

ＩＮＴＯＵＴ　ホストコンピュータに対する割込み。

ＬＲＡＭＷＴ　下方ＲＡＭ書込。

５ＴＡＴＲＤ　状態読出−この信号は状態アドレスがデコードされ、かつ状態が 読出されているときアサートされ る。

ＵＲＡＭＯＥ　上方ＲＡＭ出力イネーブル。

再び図８のハイレベルブロック図を参照すると、アドレス選択／デコード回路２ ０４はコントロール回路２０２と関連される。リモートコンピュータのプロセッ サは、リモート拡張バス２２６に接続される論理装置としてリモートインターフ ェイス２０をアドレスする。このように、リモートインターフェイス２０のＲＡ Ｍ２１８に対するアドレススペースは、リモートコンピュータにおいて利用可能 ないかなるアドレススペースにも合うように十分に適応性のあるものでなければ ならない。好ましくは、アドレス選択／デコード回路２０４には、いかなるアド レススペースも選択されることができるようなスイッチ（図示されず）が設けら れる。

アドレス選択／デコード回路２０４は、リモートコンピュータに利用可能なアド レススペースの１メガバイト内のいかなる６　４　Ｋ境界においても、リモート インターフェイスのためにアドレスを選択することができるべきである。

適当なメモリスペースを選択するために細心の注意が払われなければならない、 なぜならば他のアダプタカードと同様にシステムメモリが同じメモリスペースに おいて常駐しなければならないからである。このように、利用可能なメモリスペ ースはしばしば混み合う。

図８においてはまた、状態レジスタ２１０があり、これはホストインターフェイ スの状態を決定し、かつどの機能が実行されてもよいかをアービトレートするた めに、リモートインターフェイス２０により用いられる。

ＦＦＦＯのオフセットで始まる４つのワードの最下位バイトは、それらの位置に おいてＲＡＭ２１８の内容を戻すであろう。これらのワードのＤＯビットは、状 態レジスタ２１０にロードされる。これらのビットはホストコンピュータ、また はリモートコンピュータのどちらかにより書込まれてもよい。第１のビット（Ｄ Ｏ）は現実にラッチされ、状態レジスタ２１０にセットされるが、また、それら が容易に読出されるようにＲＡＭ２１８にシャドーされる。

これらの位置の内容は、以下に示されるオンライン状態ビットが０であれば保証 されない。オンライン状態ビットは適当な位置においてワードを読出すことによ り、以下のビットでサンプリングされ得る。

以下の表Ｅは、ＲＡＭ２１８において見られる状態ビットのアドレスおよびそれ らの説明のリストである。

ＦＦＦＯＤＯ割込に対する注意。

ＦＦＦ２　Ｄｏ　リモート割込に対する注意。

ＦＦＦ４　Ｄｏ　オンライン。

ＦＦＦ６　ＤＯリモートパリティイネーブル。

この好ましい実施例において、８−ワードスペースの残りのワードの説明は、こ れからの使用のために確保される。

また、アドレスオフセットＦＦＦＯの上方バイトにおいては、パリティエラー状 態ビットはデータバスにゲートされる。これらのパリティエラー状態ビットは、 リモートプロセッサによってのみ読出され得る。

以下の表Ｆは４つのパリティエラーデータビットのリスＦＦＦＯＤ１５　下方ア ドレスパリティエラーＦＦＦＯＤ１４　下方データパリティエラーＦＦＦＯＤＩ ３　上方アドレスパリティエラーＦＦＦＯＤＩ２　上方データパリティエラー図 ８は、リモート拡張バス２２６から直接アクセス可能なＲＯＭ２０６である。リ モートコンピュータの初期設定プロセスの間、ＲＯＭ２０６は位置され、かつそ こに含まれるコードはリモートコンピュータに、リモートインターフェイス初期 設定されたＲＡＭ２１８のためにスペースを与えさせる。ＲＡＭ２１８の位置は 、アドレス選択／デコード２０４に設けられるスイッチからリモート拡張バス２ ２６に、所望のＲＡＭ２１８のアドレスを配置することにより、リモートプロセ ッサに伝えられる。

リモートインターフェイス２０はさらに、１つのリモートボート２００を含む。

リモートボート２００において受けられたデータはまず、リモートインターフェ イス２０におけるアドレスラッチ２１６に、かつデータバッファ２１４に方向づ けられる。アドレスがリモートボート２００において出されたとき、それはＡＳ （アドレスストローブ）コントロール信号のアサートによりアドレスラッチ２１ ６にラッチされる。この点において、ホスト書込コントロール信号は、クロック サイクルの終わりに雑音免疫性を与えるために、ラッチ入力にアサートされ続け る。

ＲＡＭ２１８に対するホストコンピュータ、またはリモートコンピュータのどち らかによるアクセスがまず、リモートインターフェイス２０におけるクロック（ 図９）と同期されなければならないために、アドレス／データバス２２０が、ア ドレスを伝搬することからデータビットを伝搬することに切換えられる前に、ア ドレスはラッチされなければならない。コントロール回路２０２がホストコンピ ュータがＲＡＭ２１８にアクセスすることを許容したとき、ＭＣ６８０２０アド レスイネーブル０２０ＡＤＤＥＮ信号のアサートによって、アドレスラッチ２１ ６はＲＡＭアドレスバス２２２にアドレスを解放する。一旦データがアドレス／ データバス２２０で安定すれば、ＨＯ３ＴＷＲＩＴＥ（ホスト書込）コントロー ル信号のアサートによって、データバッファ２１４はＲＡＭデータバスにリモー トボートにおいて出されたデータを通過させる。

また図８において示されるのは、スプリットデータバッファ２１２である。スプ リットデータバッファ２１２においては、リモートコンピュータの８−ビットリ モート拡張バスは、ＲＡＭ２１８に接続される１６−ビットＲＡＭデータバスに 変換される。リモートコンピュータアドレスの状態によって、スプリットデータ バッファ２１２の上方または下方の部分のいずれかは、ＡＴＤＡＴＡＥＮコント ロール信号により能動化される。スプリットデータバッファ２１２は、リモート 拡張バス２２６から受けられたデータを、ＲＡＭデータバス２２４の上方または 下方のどちらかのバイトに通過させる。ＡＴＤＤＩＲ（ＡＴデータ方向）コント ロール信号の状態によって、データはリモート拡張バス２２６からＲＡＭ２１８ に通過されてもよいし、または逆も同様である。

図８におけるアドレスバッファ２０８はＡＴＡＤＤＥＮ（ＡＴアドレスイネーブ ル）コントロール信号のアサートによって、リモート拡張バス２２６がＲＡＭ２ １８にアクセスできるように機能する。

図８におけるＲＡＭ２１８は好ましくは、８つの８にスタティックＲＡＭ半導体 メモリチップを含む６４にバイトのメモリを与える。半導体メモリチップは好ま しくは、４つのバンクに編成され、各バンクは８にの１６−ビット幅ワードを含 む。その代わりに、２つの３２ＫＸ８−ビ°ット状態のＲＡＭ半導体メモリチッ プは、バンクのうちの１つに設置されてもよい。ＲＡＭアドレスバス２２２なら びにラインＡ１３およびＡ１４は好ましくは、適切なバンクを選択するために用 いられる。ＲＡＭアドレスバス２２２ラインＡＯ−Ａｌ１は、８にメモリ位置を デコードするために必要とされる。

ＬＲＡＭＷＴ（下方ＲＡＭ書込）およびＬＲＡＭＯＥ　（下方ＲＡＭ出力イネー ブル）コントロール信号は、各バンクの下方バイトに与えられる。リモートコン ピュータアドレス０またはＵＤＳおよびＬＤＳコントロール信号は、ＲＡＭにお ける適当なバイトを能動化するために、論理をコントロールするために必要な情 報を提供する。

図１Ｏは、図８におけるリモートボート２００の編成、およびそのコンポーネン トを示す詳細なブロック図である。

ホストボート１１０Ａ−１１０Ｆ　（図４）と関連して説明されたように、リモ ートボート２００における各ビットは、複数個の差動ライントライバ２５０のう ちの１つによって、５０−ピンコネクタ２５８を経て通信ケーブルにおける導体 の対に駆動される。抵抗ターミネータ２５６は、先行の特定化された基準に従っ て、通信ケーブルにおける導体のすべての複数対の受信端に設けられる。リモー トボート２００にはまた、複数個の差動ラインレシーバ２５２が設けられ、それ は好ましくは、ホストボートにおける同様の装置と同一である。図１Ｏにおいて 示される構造は、リモートボートを与えるための手段を実現するこの好ましいモ ードを呈示する。したがって、同様の機能を実行する多くの他の構造は、置換え られてもよく、かつこの発明の範囲内に含まれるであろう。

図１Ｏにおいて示されるように、コントロール信号ＡＳ、ＵＤＳ、ＬＤＳおよび ＷＲＩＴＥは、０ＮＬＮコントロ一ル信号によって差動ラインレシーバ２５２を 介して能動化される。アドレス／データラインおよびパリティラインは永久的に 、ホストコンピュータによってアクセスがいかなる時間においても開始されるこ とができるように能動化される。

パリティチェック回路２５４はまた、リモートボート２００に設けられる。アド レスおよびデータビットは結合され、かつそれらが受けられるに従って、パリテ ィチェック回路２５４によりそれぞれのパリティビットでエラーがチェックされ る。パリティはＡＳまたはＵＤＳおよびＬＤＳコントロール信号によりクロック される。エラーが起これば、それはフリップフロップにラッチされる。好ましく は、データ、またはアドレスの上方もしくは下方のバイトにおけるエラーを記録 するために４つのラッチ（図示されず）が設けられる。これらのラッチの結合さ れた出力は、ＰＡＲＩＮＴコントロール信号を発生する。これらのラッチの出力 は、どのバイトにおいてエラーが起こったかを検出するために、５ＴＡＴＲＤ信 号でＲＡＭデータバス２２４（図８）にゲートされる。

パリティ生成回路２６０は、データまたはアドレスビットに沿ってホストコンピ ュータに伝送される２つのパリティビットを与える。ホストインターフェイスの パリティチェック回路１１８（図４）は、ビットが受けられたときパリティエラ ーをチェックする。

図】Ｏに示されたＡＣＫ、０ＮＬＮ、およびＩＮＴコントロール信号は永久的に 、リモートボート２００の差動ライントライバ２５０を介して能動化される。Ｒ ＡＭデータバス２２４０ビツトおよびパリティビットは、ＸＭＩＴＤＡＴＡ　（ 伝送データ）信号によって差動ライントライバを介して能動化される。

前述から見て、リモートコンピュータが効率的に、ホストコンピュータの質源を 共有させるシステムを、この発明が提供するということが理解されるであろう。

この発明によって高速通信経路は、ホストコンピュータといかなる数のリモート コンピュータとの間にも確立される。このように、リモートコンピュータはホス トコンピュータの磁気ディスクドライブを使用し、かつ比較的小さいリモートコ ンピュータ磁気ドライブが用いられたときに比べて、その磁気アクセス時間を著 しく減少させるであろう。

さらに、ホストおよびリモートコンピュータの間の非常に早いデータ転送速度に より、１つの動作システムから別のものへでさえも非常に早いファイル転送は行 なわれる。

プリントスプーリングのようなさらなる機能は、リモートコンピュータが他のタ スクに伝搬する間、リモートコンピュータがプリンティングタスクを−ホストコ ンピュータにオフロードさせる。この発明はまた、ホストコンピュータの端末と して用いられているリモートコンピュータの性能を改善する。またさらに、ロー カルエリアネットワークの動作の速度を上げ、かつネットワーク上のすべてのリ モートコンピュータがホストコンピュータのサービスにアクセスできるようにす るその両方のために、この発明はローカルエリアネットワークによって用いられ てもよい。

この発明は、この精神または本質的な特性から逸脱することのない他の特定的な 形で具体化されてもよい。説明された実施例はすべての点で例示的に過ぎなく、 かつ制限的ではないものとして見なされるべきである。したがってこの発明の範 囲は、前述の説明によってというより添付の請求の範囲によって示される。請求 の範囲の意味およびそれと同等の範囲内でなされるすべての変更は、それらの範 囲内に含まれる。

（以下余白） 、付・銖Ａ ＰＡＲＣＬＩ（−ＤＳＡＣＫＥＮ　＊　／ＷＲ工ＴＥＩ、☆　工ＮＴＤＳ刈　性 β ＡＴＲＥＱ　２ｍ　／入ＴＳＥＬ 入ＴＡＤＤＥＮ　Ｗ　ＳＭＡＣＨＡ　★　λＴＳＥＬ０２０人ＤＤＥＮ　輻　／ ５ＫＡＣ）ＬＡ　嚢　入Ｓイ二Ｔ　づ繋１と　Ｃ ＰＡＬ１６Ｌ８ ＳＭＤＥＣＯＤＩ：　８１４−０５１−００１Ｚｉｌ’Ｊ−Ｘ丁／ＡＴ　ス？　 （ｌＬ−’ｉ’−−ｙトｉ”−ドＩ：ｉＴる一ｒ”　コ−１：　ＰＡＬ／Ｓ五Ｍ １℃ ＋　Ａｓ　ｌｋ　ＷＲＩＴＥ　＊’ＵＤＳ　＊　／５ＫＡＣＨＡ　＊　ＳＭＡＣ ＨＢ　壷　ＳＭＡＯＩＣ浄書（内容に変更なし） ＦＩＧ、Ｉ ＦＩＧ、２ 手続補正書Ｃｊ５幻 平成　４年　２月２０日段町

Claims (43)

【特許請求の範囲】
1. １．第１のバスに接続された第１のデジタルプロセッサと、第２のバスに接続さ れた第２のデジタルプロセッサとをリンクするための高速デジタル通信システム であって、前記システムは、 並列構成においてデジタルデータを与えるための第１のポート手段と、 第１のバスと第１のポート手段との間でデジタルデータを搬送するための第１の 制御手段と、 並列構成においてデジタルデータを与えるための第２のポート手段と、 第１のデジタルプロセッサのために定められた第２のポート手段へ与えられたす べてのデジタルデータを受けるための、かつ第２のデジタルプロセッサのために 定められた第１のバス上に与えられたすべてのデータを受けるためのメモリ手段 と、 第２のポート手段、メモリ手段、および第２のバスの間で指定されたデータの流 れを向けるための第２の制御手段と、 第１のバスと第２のバスとの間でデジタルデータを急速に転送し第１および第２ のデジタルプロセッサの間で高速通信を許容するために第１のポート手段と第２ のポート手段との間で並列デジタル通信経路を確立するための相互接続手段とを 含む、高速デジタル通信システム。
2. ２．第１のポート手段は、 複数個の差動ラインドライバと、 複数個の差動ラインレシーバとを含む、請求項１に記載の高速デジタル通信シス テム。
3. ３．複数個の差動ラインドライバと差動ラインレシーバとは並列に接続される、 請求項２に記載の高速デジタル通信システム。
4. ４．第１のポート手段は複数個の差動ラインドライバを含み、かつ相互接続手段 は複数個の対にされた導体を含み、差動ラインドライバの数と、対にされた導体 の数とは、並列構成において第１のデジタルプロセッサと第２のデジタルプロセ ッサとの間で転送されるべきデジタルデータのビットの数と少なくとも同じであ る、請求項１に記載の高速デジタル通信システム。
5. ５．第１のポート手段は複数個の差動ラインレシーバと、各差動ラインレシーバ に接続された相互接続手段における各対の導体を介して接続される成端抵抗とを 含む、請求項４に記載の高速デジタル通信システム。
6. ６．第１のポート手段、第２のポート手段、および相互接続手段は、各々、複数 個の制御信号経路と、幅が少なくとも１６ビットの並列データ伝送経路とを含む 、請求項１に記載の高速デジタル通信システム。
7. ７．相互接続手段は、少なくとも１６個のより合せ対の導体を有するケーブルを 含む、請求項１に記載の高速デジタル通信システム。
8. ８．第１のポート手段および第２のポート手段は各々少なくとも３２個の導体を 有するコネクタを含む、請求項７に記載の高速デジタル通信システム。
9. ９．第１のバスは上位および下位バイトを含み、かつ前記システムはさらに、第 １のバスに向けられ、かつ第１のバスから受けられているデジタルデータの上位 および下位バイトを選択的に交換するための手段を含む、請求項１に記載の高速 デジタル通信システム。
10. １０．上位および下位バイトを交換するための手段は、デジタルデータの上位お よび下位バイトが第１のセットのバッファを真っ直ぐに通されるようにそれらの 入力および出力が接続されたそのような第１のセットのバッファと、デジタルデ ータの上位および下位バイトがバッファを通る間交換されるようにそれらの入力 および出力が接続されたそのような第２のセットのバッファと、第１の制御手段 に接続された制御ラインとを含み、制御ラインは第１のセットまたは第２のセッ トのバッファが活性状態であるかどうか決定する、請求項９に記載の高速デジタ ル通信システム。
11. １１．複数個の第１のポート手段を含む、請求項１に記載の高速デジタル通信シ ステム。
12. １２．第１のバス上に与えられたアドレスから複数個の第１のポート手段のうち の１つを選択するための手段をさらに含む、請求項１１に記載の高速デジタル通 信システム。
13. １３．第１のバスは、アドレスに定められたデジタルデータによって続かれるア ドレスを順次含み、かつ前記システムは、第１のバス上に与えられたアドレスお よびデジタルデータを第１のポート手段に順次多重化するための手段をさらに含 む、請求項１に記載の高速デジタル通信システム。
14. １４．前記システムはデジタルデータ伝送エラーに対しチェックを行なうための 手段をさらに含む、請求項１に記載の高速デジタル通信システム。
15. １５．デジタルデータ伝送エラーに対しチェックを行なうための手段はパリティ 発生器回路およびパリティ検査回路を含む、請求項１４に記載の高速デジタル通 信システム。
16. １６．メモリ手段はデュアルポートランダムアクセスメモリを含む、請求項１に 記載の高速デジタル通信システム。
17. １７．メモリ手段は、 ランダムアクセスメモリと、 ランダムアクセスメモリと第２のバスとの間でデジタルデータの転送を許容する ためにランダムアクセスメモリと第２のバスとの間に接続される第１のバッファ と、ランダムアクセスメモリと第２のポート手段との間でデジタルデータの転送 を許容するためにランダムアクセスメモリと第２のポート手段との間に接続され る第２のバッファとを含む、請求項１に記載の高速デジタル通信システム。
18. １８．リモートコンピュータにおけるリモートバスに接続された少なくとも１つ のリモートプロセッサとホストコンピュータにおけるホストバスに接続されたホ ストプロセッサとの間で通信経路を確立するためのインタープロセッサ通信シス テムであって、前記通信システムは、ホストコンピュータで少なくとも１つのホ ストデータポートを与えるための手段を含み、ホストデータポートは並列構成に おいて整列させられた複数個のデータ転送ラインを含み、 ホストバスと少なくとも１つのホストデータポートを与えるための手段との間で デジタル通信経路を確立するための手段と、 リモートプロセッサでリモートデータポートを与えるための手段とをさらに含み 、リモートデータポートは並列構成において整列させられた複数個のデータ転送 ラインを含み、 リモートデータポートを与えるための手段から受けられる、かつリモートデータ ポートを与えるための手段に定められたデジタルデータをストアするための手段 と、リモートバスとストアするための手段との間でデータを転送するための第１ の手段と、 ストアするための手段とリモートデータポートを与えるための手段との間でデー タを転送するための第２の手段と、ホストデータポートを与えるための手段と、 リモートデータポートを与えるための手段とを相互接続し、それらの間で並列デ ータ経路をつくり、かつホストプロセッサとリモートプロセッサとの間のデジタ ルデータの高速交換のためのホストバスとリモートバスとの間の双方向データフ ローを与える手段とをさらに含む、インタープロセッサ通信システム。
19. １９．リモートデータポートを与えるための手段は、複数個の差動ラインドライ バと、 複数個の差動ラインレシーバとを含む、請求項１８に記載のインタープロセッサ 通信システム。
20. ２０．複数個の差動ラインドライバと複数個の差動ラインレシーバとは並列に接 続される、請求項１９に記載のインタープロセッサ通信システム。
21. ２１．リモートデータポートを与えるための手段は、複数個の差動ラインドライ バを含み、かつ相互接続のための手段は複数個の対にされた導体を含み、差動ラ インドライバの数と対にされた導体の数とは並列構成におけるリモートプロセッ サとホストプロセッサとの間で転送されるべきデジタルデータのビットの数と少 なくとも同じである、請求項１８に記載のインタープロセッサ通信システム。
22. ２２．少なくとも１個のホストポートを与えるための手段は、複数個の差動ライ ンレシーバと、各差動ラインレシーバに接続された相互接続手段における各対の 導体を介し接続される成端抵抗とを含む、請求項２１に記載のインタープロセッ サ通信システム。
23. ２３．少なくとも１個のホストデータポートを与えるための手段と、リモートデ ータポートを与えるための手段と、相互接続をするための手段とは、各々、複数 個の制御信号経路と、幅で少なくとも１６ビットの並列データ伝送経路とを含む 、請求項１８に記載のインタープロセッサ通信システム。
24. ２４．相互接続するための手段は、少なくとも１６個のより合せ対の導体と、１ ／２インチより小さい外径とを有するケーブルを含む、請求項１８に記載のイン タープロセッサ通信システム。
25. ２５．少なくとも１個のホストポートを与えるための手段とリモートポートを与 えるための手段とは、各々、少なくとも３２個の導体を有するコネクタを含む、 請求項２４に記載のインタープロセッサ通信システム。
26. ２６．ホストバスは上位および下位バイトを含み、かつ前記システムは、ホスト バスに向けられ、かつホストバスから受けられているデジタルデータの上位およ び下位バイトを選択的に交換するための手段をさらに含む、請求項１８に記載の インタープロセッサ通信システム。
27. ２７．上位および下位バイトを交換するための手段は、デジタルデータの上位お よび下位バイトが第１のセットのバッファを真っ直ぐに通されるようにそれらの 入力および出力が接続されたそのような第１のセットのバッファと、デジタルデ ータの上位および下位バイトがバッファを通る間交換されるようにそれらの入力 および出力が接続されたそのような第２のセットのバッファと、デジタル通信経 路を確立するための手段に接続された制御ラインとを含み、制御ラインは第１の セットまたは第２のセットのバッファが活性状態であるかどうかを決定する、請 求項２６に記載のインタープロセッサ通信システム。
28. ２８．複数個のホストデータポートと、ホストバス上に与えられたアドレスから 複数個のホストデータポートのうちの１つを選択するための手段とをさらに含む 、請求項１８に記載のインタープロセッサ通信システム。
29. ２９．ホストバスはアドレスに定められたデジタルデータによって続かれるアド レスを順次含み、かつ前記システムは、ホストバス上に与えられたアドレスおよ びデジタルデータを少なくとも１個のホストデータポートを与えるための手段に 順次多量化するための手段をさらに含む、請求項１８に記載のインタープロセッ サ通信システム。
30. ３０．前記システムはデジタルデータ伝送エラーに対してチェックを行なうため の手段をさらに含む、請求項１８に記載のインタープロセッサ通信システム。
31. ３１．データ伝送エラーに対してチェックを行なうための手段はパリティ発生器 回路およびパリティ検査回路を含む、請求項３０に記載のインタープロセッサ通 信システム。
32. ３２．デジタルデータをストアするための手段は、ランダムアクセスメモリと、 ランダムアクセスメモリとリモートバスとの間でデジタルデータの転送を許容す るためにランダムアクセスメモリとリモートバスとの間に接続された第１のバッ ファと、ランダムアクセスメモリとリモートデータポートとの間でデジタルデー タの転送を許容するためにランダムアクセスメモリとリモートデータポートとの 間に接続された第２のバッファとを含む、請求項１８に記載のインタープロセッ サ通信システム。
33. ３３．ホストコンピュータのリソースがリモートコンピュータで共用されるのを 許容することができるシステムであって、前記システムは、 並列構成においてデジタルデータを受け、かつ伝送するためのリモートコンピュ ータでのリモートポート手段と、リモートポート手段から受けられた、かつリモ ートポート手段に定められたデジタルデータを一時的にストアするためのリモー トコンピュータでのメモリ手段と、（ａ）メモリ手段とリモートポート手段との 間でデジタルデータの通路を制御するための、かつ（ｂ）リモートコンピュータ のメモリ手段と内部バスとの間でデジタルデータの通路を制御するためのリモー トコンピュータ制御手段と、 並列構成においてデジタルデータを受け、かつ伝送するためのホストコンピュー タでのホストポート手段と、ホストコンピュータのホストポート手段と内部バス との間でデジタルデータの通路を制御するための制御手段と、ホストコンピュー タの内部バスとリモートコンピュータの内部バスとの間でデジタルデータを急速 に転送するためのリモートポート手段とホストポート手段とを相互接続するため のケーブル手段とを含み、前記ケーブル手段は並列構成においてデジタルデータ を双方向的に伝送する、システム。
34. ３４．より大きなホストコンピュータの内部構造と複数個のリモートコンピュー タとの間でデジタルデータを交換するためのシステムであって、前記システムは 、（ａ）ホストコンピュータインターフェイスを含み、前記ホストコンピュータ インターフェイスは、（ｉ）複数個のホストポートを含み、ホストポートの各々 は並列モードにおいてデジタルデータを伝送しかつ受けるように構成され、 （ｉｉ）ホストコンピュータのバス上に含まれるデータをアドレス指定されたホ ストポートに向けるためのホストアドレス回路と、 （ｉｉｉ）ホストコンピュータのバス上に与えられたアドレスおよびデジタルデ ータの部分をホストポートに順次送るための多重化回路とをさらに含み、前記シ ステムは、 （ｂ）各リモートコンピュータでリモートコンピュータインターフェイスをさら に含み、各リモートコンピュータインターフェイスは、 （ｉ）並列モードにおいてデジタルデータを伝送しかつ受けるように構成された リモートポートと、（ｉｉ）リモートポートに向けられる、かつリモートポート から受けられるデータの一時的な格納のためのリモートポートに接続されたラン ダムアクセスメモリと、 （ｉｉｉ）リモートコンピュータのバス上におかれたデータがランダムアクセス メモリをアドレス指定することを許容することによってリモートバスとランダム アクセスメモリとの間でデジタルデータの転送を制御するための制御およびアド レス回路とを含み、 前記システムは、 （ｃ）ホストポートまたはリモートポートのうちの一方で与えられたデジタルデ ータをその他方に伝達することができる並列構成においてホストポートとリモー トポートとの間で接続された通信ケーブルをさらに含み、通信ケーブルは複数個 の対の導体を含み、導体の各対はリモートポートとしてホストで与えられたデジ タルデータのバイトの１データビットを搬送する、システム。
35. ３５．ホストコンピュータと少なくとも１個のリモートコンピュータとの間でデ ジタルデータを伝達するための方法であって、前記方法は、 デジタルデータをホストコンピュータのバスからホストポートに搬送するステッ プを含み、デジタルデータはホストポートで並列構成において与えられ、ホスト ポートで与えられたデジタルデータを並列構成においてリモートコンピュータに おかれたリモートポートに伝達するステップと、 リモートポートに伝達されたデジタルデータをストアするステップと、 リモートコンピュータのプロセッサに割込み、リモートコンピュータのバスヘの アクセスを要求するステップと、ストアされたデジタルデータをリモートコンピ ュータのバスに転送し、それによってホストコンピュータのバスとリモートコン ピュータのバスとの間で高速通信経路を確立するステップとをさらに含む、方法 。
36. ３６．データを搬送するステップは、アドレスを順次搬送するステップと、デジ タルデータをホストポートに搬送するステップとを含む、請求項３５に記載の方 法。
37. ３７．ホストバス上のバイトの順序を交換するステップをさらに含む、請求項３ ５に記載の方法。
38. ３８．データを伝達するステップは複数個の導体のうちの個々のもの上で各デー タビットを伝達するステップを含む、請求項３５に記載の方法。
39. ３９．データを伝達するステップは各データビットに対し１対の導体を差動的に 駆動するステップを含む、請求項３５に記載の方法。
40. ４０．データをストアするステップはランダムアクセスメモリにデジタルデータ を入力するステップを含む、請求項３５に記載の方法。
41. ４１．データを転送するステップはデータの８−ビットバイトをランダムアクセ スメモリからリモートバスに転送するステップを含む、請求項４０に記載の方法 。
42. ４２．リモートバス上に与えられたデジタルデータをランダムアクセスメモリに 転送するステップと、ランダムアクセスメモリにおけるデジタルデータをリモー トポートに与えるステップと、 リモートポートで与えられたデジタルデータを並列構成においてホストポートに 伝達するステップと、ホストコンピュータのプロセッサに割込みしホストコンピ ュータのバスヘのアクセスを要求するステップと、ホストボートに伝達されたデ ジタルデータをホストバスに搬送するステップとをさらに含む、請求項４０に記 載の方法。
43. ４３．ホストポートおよびリモートポートはケーブルによって相互接続され、か つ前記方法はホストコンピュータとリモートコンピュータとの間でランダムアク セスメモリヘのアクセスを仲裁するステップをさらに含む、請求項４２に記載の 方法。