JPH0447423A - Multiplier - Google Patents
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- JPH0447423A JPH0447423A JP2154423A JP15442390A JPH0447423A JP H0447423 A JPH0447423 A JP H0447423A JP 2154423 A JP2154423 A JP 2154423A JP 15442390 A JP15442390 A JP 15442390A JP H0447423 A JPH0447423 A JP H0447423A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は乗算器に関するものであり、特に、高速なかつ
集積化に適した構成の乗算器に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a multiplier, and particularly to a multiplier having a structure that is high-speed and suitable for integration.
第２図（ａ）、 （ｂｌは、従来の８ビツト×８ビツト
のキャリーセーブアダ一方式の乗算器である。第２図に
おいて、１、（０≦ｎ≦６，１≦ｍ≦７）は加算器であ
り、加算器１゜１．１□ｒ １！Ｉ＋ １２１＋１
４１１ １５１ １６１は半加算器である。他の加算器
１□は全加算器である。５−（０≦ｎ≦６，１≦ｍ≦７
）は加算器１□の和出力であり、Ｃ，、（０≦ｎ≦６．
１≦ｍ≦７）は加算器１．０キヤリー出力であり、２は
キャリールックアヘッド型の加算器である。３はこの従
来例の乗算器において加算段数が一番多いパスである。Fig. 2(a), (bl is a conventional 8-bit x 8-bit carry-save adder type multiplier. In Fig. 2, 1, (0≦n≦6, 1≦m≦7) is an adder, and adder 1゜1.1□r 1!I+ 121+1
411 151 161 are half adders. The other adder 1□ is a full adder. 5-(0≦n≦6, 1≦m≦7
) is the sum output of adder 1□, C,, (0≦n≦6.
1≦m≦7) is the adder 1.0 carry output, and 2 is a carry look-ahead type adder. 3 is the path with the largest number of addition stages in this conventional multiplier.
ＰＯ−ＰＩ３はキャリールックアヘッド型の加算器２の
出力であり、乗算結果を示す。第３図は８ビツト×８ビ
ツトの乗算時の部分積の生成と加算の説明図である。PO-PI3 is the output of the carry-lookahead type adder 2 and indicates the multiplication result. FIG. 3 is an explanatory diagram of the generation and addition of partial products during 8-bit x 8-bit multiplication.
次に、前記８ビツト×８ビツトのキャリーセーブアダ一
方式の乗算器の動作について第２図と第３図を用いて説
明する。Next, the operation of the 8-bit x 8-bit carry-save adder type multiplier will be explained with reference to FIGS. 2 and 3.
８ビツトの２進数Ｘ７Ｘ６Ｘ５Ｘ４Ｘ３Ｘ２ＸＩＸＯと
８ビツトの２進数Ｙ７Ｙ６Ｙ５Ｙ４Ｙ３Ｙ２ＹＩＹＯの
乗算を行なう場合、第３図に示す部分積の生成、加算が
行なわれる。When multiplying the 8-bit binary number X7X6X5X4X3X2XIXO by the 8-bit binary number Y7Y6Y5Y4Y3Y2YIYO, the partial products shown in FIG. 3 are generated and added.
この処理を第２図に示す乗算器では、加算器１１゜にお
いて、部分積ＸｎＹｍ （０≦ｎ≦６．１≦ｍ≦７）と
前段の加算器１ （ｎ。Ｉ） （＠−１１による加算結
果Ｓ ＋ｍ＋１□、−１，と前段の加算器１１％（ＩＩ
−１１によるキャリーＣｍ＜＊−＋＞の加算が行なわれ
、加算結果Ｓ ａｍとキャリーＣ力、が次段の加算器１
＜ａ−ｒ＞ （ｓｏｌ）、加算器１ ｍ（ｓｏｌ）に
伝えられていく。最終段では、キャリールックアヘッド
加算器２によりキャリー信号の伝播の高速化をはかり、
最終の乗算結果Ｐ１４Ｐ１３Ｐ１２Ｐ１１Ｐ１０Ｐ９Ｐ
８Ｐ７Ｐ６Ｐ５Ｐ４Ｐ３Ｐ２ＰＩＰＯを得ている。In the multiplier shown in FIG. 2, this process is performed using the partial product XnYm (0≦n≦6.1≦m≦7) and the adder 1 (n. The addition result S +m+1□, -1, and the previous adder 11% (II
-11, carry Cm<*-+> is added, and the addition result Sam and carry C force are added to adder 1 of the next stage.
<a-r> (sol) is transmitted to the adder 1 m (sol). In the final stage, the carry lookahead adder 2 speeds up the propagation of the carry signal.
Final multiplication result P14P13P12P11P10P9P
We are getting 8P7P6P5P4P3P2PIPO.
以上に述べたキャリーセーブアダ一方式の乗算器を使用
すると、乗算時間は、加算段数が一番多いパス３を通過
し、最終段でキャリールックアヘッド型の加算器２上を
キャリーが伝播していくパスにより決定される。When using the carry-save adder type multiplier described above, the multiplication time is as follows: the carry passes through path 3, which has the largest number of addition stages, and the carry propagates through the carry look-ahead type adder 2 in the final stage. Determined by the next path.
以上に述べたキャリーセーブアダ一方式の乗算器では、
遅延時間が最長となるパスは、加算段数が一番多いパス
３を通過し、最終段でキャリールックアヘッド型の加算
器２をキャリーが伝播していくパスである。つまり、加
算器７段とキャリーが７ビツト伝播するパスである。In the carry-save adder type multiplier described above,
The path with the longest delay time is the path that passes through path 3, which has the largest number of addition stages, and the carry propagates through the carry lookahead type adder 2 at the final stage. In other words, it is a path through which 7 stages of adders and 7 bits of carry are propagated.
被乗数、乗数のサイズが太き（なり、乗算器アレイの加
算器の数が増加すると、前記パスの加算段数、キャリー
伝播のピント数が増加し、遅延時間が大きくなり、規定
の時間内に演算を終えることができなくなるという問題
があった。When the size of the multiplicand and multiplier becomes thick (and the number of adders in the multiplier array increases), the number of addition stages in the path and the number of focus points of carry propagation increase, the delay time increases, and the calculation cannot be completed within the specified time. There was a problem that it became impossible to finish.
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、乗算時間を改善し、高速なかつ
集積化に適した構成の乗算器を提供することにある。The present invention has been made in view of these points, and its purpose is to provide a multiplier that improves the multiplication time and has a structure that is high-speed and suitable for integration.
このような課題を解決するために本発明は、（ｎ×ｍ）
７２個の第１の部分積の加算を行なう第１の加算手段と
、（ｎｘｍ）７２個の第２の部分積の加算を行なう第２
の加算手段と、第１の加算手段と第２の加算手段の各々
の加算結果の加算を行なう第３の加算手段とを設けるよ
うにしたものである。In order to solve such problems, the present invention aims at (n×m)
a first adding means for adding 72 first partial products; and a second adding means for adding (nxm) 72 second partial products.
and a third addition means for adding the addition results of the first addition means and the second addition means.
本発明による乗算器では、乗算器アレイを分割し、分割
した乗算器アレイの出力を最後に加算して乗算結果を得
るように乗算器を構成することにより乗算時間を縮小す
ることができる。この結果、キャリーセーブアダ一方式
の乗算器よりも更に演算時間の高速化が実現できる。更
に、乗算器アレイを分割するだけであるので、乗算器ア
レイは規則性を保つことができ、集積化にも適する構成
である。In the multiplier according to the present invention, the multiplication time can be reduced by configuring the multiplier so that the multiplier array is divided and the outputs of the divided multiplier arrays are added at the end to obtain the multiplication result. As a result, the calculation time can be further increased compared to a carry-save adder type multiplier. Furthermore, since the multiplier array is simply divided, the multiplier array can maintain regularity and is suitable for integration.
第１図（ａ）、 （ｂ）は本発明による乗算器の一実施
例を示す構成図であり、８ビツト×８ビツトの乗算器で
ある。第１図において、１１．、（０≦ｎ≦６１≦ｍ≦
７）は加算器であり、加算器１１．、。FIGS. 1(a) and 1(b) are block diagrams showing one embodiment of a multiplier according to the present invention, which is an 8-bit×8-bit multiplier. In FIG. 1, 11. , (0≦n≦61≦m≦
7) is an adder, and adder 11. ,.
１１、、．１１□、１１□、 １１．、、 １１ｓ＋
、 １１−８． １１゜ｓ、 １１１ｓ、Ｉ Ｉｔ
ｓ、 １１ｓｓ、 １１４ｓ。11,... 11□, 11□, 11. ,, 11s+
, 11-8. 11゜s, 111s, I It
s, 11ss, 114s.
１１ｓｓ、 １１６％は半加算器であり、他の加算器
１１□は全加算器である。４は本実施例の乗算器におい
て加算段数が一番多いパスである。Ｓｎ、（０≦ｎ≦６
．１≦ｍ≦７）は加算器１１、の和出力であり、Ｃ□（
０≦ｎ≦６．１≦ｍ≦７）は加算器１１□のキャリー出
力である。５１は２つに分割した乗算器アレイの一方、
５２は２つに分割した乗算器アレイの他方である。５１
ａは第１の加算手段としての乗算器アレイ５１の最終段
のキャリールックアヘッド型の加算器、５２ａは第２の
加算手段としての乗算器アレイ５２の最終段のキャリー
ルックアヘッド型の加算器である。Ａ４〜ＡＩＯは乗算
器アレイ５１のキャリールックアヘッド型の加算器５１
ａの出力、８８〜Ｂ１４は乗算器アレイ５２のキャリー
ルックアヘッド型の加算器５２ａの出力、６は乗算器ア
レイ５１の最終段のキャリールックアヘッド型の加算器
５１ａの出力Ａ５〜Ａ、１０と乗算器アレイ５２の最終
段のキャリールックアヘッド型の加算器５２ａの出力Ｂ
８〜Ｂ１４とを加算するキャリールックアヘッド型の加
算器、ＰＯ−ＰＩ３は乗算器最終段のキャリールックア
ヘッド型の加算器６の出力であり、乗算結果を示す。11ss and 116% are half adders, and the other adders 11□ are full adders. 4 is the path with the largest number of addition stages in the multiplier of this embodiment. Sn, (0≦n≦6
．． 1≦m≦7) is the sum output of the adder 11, and C□(
0≦n≦6.1≦m≦7) is the carry output of the adder 11□. 51 is one of the multiplier arrays divided into two,
52 is the other of the two divided multiplier arrays. 51
a is a carry-look-ahead adder at the final stage of the multiplier array 51 as a first addition means, and 52a is a carry-look-ahead adder at the final stage of the multiplier array 52 as a second addition means. be. A4 to AIO are carry look-ahead adders 51 of the multiplier array 51.
88 to B14 are the outputs of the carry-look-ahead type adder 52a of the multiplier array 52, and 6 is the output of the carry-look-ahead type adder 51a at the final stage of the multiplier array 51, A5 to A, 10. Output B of the carry look-ahead type adder 52a at the final stage of the multiplier array 52
PO-PI3, a carry-look-ahead type adder for adding 8 to B14, is the output of the carry-look-ahead type adder 6 at the final stage of the multiplier, and indicates the multiplication result.
次に、第１図と第２図を用いて、前記８ビント×８ビッ
トの本実施例の乗算器の動作について説明する。Next, the operation of the 8-bit x 8-bit multiplier of this embodiment will be explained using FIGS. 1 and 2.
８ビツトの２進数Ｘ７Ｘ６Ｘ５Ｘ４Ｘ３Ｘ２ＸＩＸＯト
８ ヒフ ）の２進数Ｙ７Ｙ６Ｙ５Ｙ４Ｙ３Ｙ２ＹＩＹ
Ｏの乗算を行なう場合、第３図に示す部分積の生成、加
算が行なわれる。8-bit binary number
When performing multiplication by O, generation and addition of partial products shown in FIG. 3 are performed.
この処理を第１図に示す乗算器では、乗算器アレイ５１
および乗算器アレイ５２の各々の加算器１１、において
、部分積ＸｎＹｍ （０≦ｎ≦６．１≦ｍ≦７）と前段
の加算器１１ （１１＋Ｉ＋ ＜１−、）による加算結
果Ｓ（ａ＋＋＋。−Ｉ、と前段の加算器１１ａｔａ−＋
＋によるキャリーＣｍ（＊−１１の加算が行なわれ、加
算結果ＳＲ，とキャリーＣａｍが次段の加算器１１ （
ａ−１１（＊＋Ｈ、加算器１１ｍ（＊＋Ｈに伝えられて
いく。In the multiplier shown in FIG.
And in each adder 11 of the multiplier array 52, the partial product XnYm (0≦n≦6.1≦m≦7) and the addition result S(a+++) by the previous-stage adder 11 (11+I+ <1-,). -I, and the preceding adder 11ata-+
+ carry Cm (*-11 is added, and the addition result SR and carry Cam are added to the next stage adder 11 (
a-11(*+H), which is transmitted to the adder 11m(*+H).
乗算器アレイ５１の最終段のキャリールックアヘッド型
の加算器５１ａを通過することにより、乗算器アレイ５
１の乗算結果が乗算器アレイ５１出力ＡＯ−Ａ１４とし
て出力され、また、乗算器アレイ５２の最終段のキャリ
ールックアヘッド型の加算器５２ａを通過することによ
り乗算器アレイ５２の乗算結果が乗算器アレイ５２の出
力ＢＯ〜Ｂ１４として出力される。The multiplier array 5
The multiplication result of 1 is output as the multiplier array 51 output AO-A14, and the multiplication result of the multiplier array 52 is outputted as the multiplier array 51 output AO-A14. The signals are output as outputs BO to B14 of the array 52.
以上のようにして出力された乗算器アレイ５１の出力Ａ
Ｏ−Ａ１４と乗算器アレイ５２の出力ＢＯ〜Ｂ１４を入
力としてキャリールックアヘッド型の加算器６を用いて
加算することにより、最終の乗算結果Ｐ１４Ｐ１３Ｐ１
２Ｐ１１Ｐ１０Ｐ９Ｐ８Ｐ７Ｐ６Ｐ５Ｐ４Ｐ３Ｐ２ＰＩ
ＰＯが得られる。Output A of the multiplier array 51 output as described above
The final multiplication result P14P13P1 is obtained by adding O-A14 and the outputs BO to B14 of the multiplier array 52 using a carry-look-ahead adder 6 as inputs.
2P11P10P9P8P7P6P5P4P3P2PI
PO is obtained.
以上に述べた本実施例の乗算器を使用すると、乗算時間
は、乗算器アレイ５１の加算段数が一番多いパス４を通
過し、最終段でキャリールックアヘッド型の加算器６を
キャリーが伝播していくパスにより決定される。このパ
スは、加算器４段とキャリーが８ビツト伝播するパスで
ある。When the multiplier of this embodiment described above is used, the multiplication time is reduced by passing through the path 4 having the largest number of addition stages in the multiplier array 51, and the carry propagates through the carry look-ahead type adder 6 at the final stage. It is determined by the path taken. This path is a path in which 8 bits of carry are propagated to 4 stages of adders.
以上では、最終段の加算にキャリールックアヘッド型の
加算器を用いたが、キャリーセレク；・型の加算器等、
加算結果が正しく得られる構成の加算器であればよい。In the above, a carry-lookahead type adder was used for the final stage addition, but a carry-select type adder, etc.
Any adder can be used as long as it has a configuration that allows correct addition results to be obtained.
また、乗算器アレイとして、キャリーセーブアダ一方式
を例にとり示したが、これに限定されるものではなく、
他の方式を用いてもよい。In addition, although a single type of carry-save adder is shown as an example of a multiplier array, the present invention is not limited to this.
Other methods may also be used.
また、本実施例では８ビツト×８ビツトの乗算器を例に
取り説明したが、これは８ビツト×８ビツトの乗算器に
限定されるものではなく、ｎビット×ｍピッ） （ｎ、
ｍは任意の正の整数）の乗算器でよい。Furthermore, in this embodiment, an 8-bit x 8-bit multiplier has been explained as an example, but this is not limited to an 8-bit x 8-bit multiplier;
m may be any positive integer) multiplier.
乗算を行なう際に本実施例ではブースのアルゴリズムを
用いなかったが、ブースのアルゴリズムを用いて部分積
の数を減らし、乗算を行なってもよい。Although the present embodiment did not use the Booth algorithm when performing multiplication, the Booth algorithm may be used to reduce the number of partial products and perform multiplication.
アレイを分割する際に、本実施例では、第１図に示すよ
うに、ＸＸ （Ｙ／２）（Ｙの下位１／２ビツト）とＸ
Ｘ （Ｙ／２）（Ｙの上位１／２ビツト）の乗算器アレ
イに分割したが、これに限定されるものではなく、加算
段数が全ピントについて１／２になるように分割しても
よい。When dividing the array, in this embodiment, as shown in FIG.
Although the multiplier array is divided into X (Y/2) (upper 1/2 bits of Y), the present invention is not limited to this, and the number of addition stages can be divided to 1/2 for all pinpoints. good.
以上説明したように本発明によれば、例えば８ビツト×
８ビツトの乗算を実現する乗算器アレイに関して、乗算
器アレイを分割しない従来の方法では乗算時間を決定す
る最長のパスは加算器７段とキャリーが７ビツト伝播す
るパスであるのが、分割した乗算器アレイの出力を最後
に加算するというように乗算器を構成したことにより、
加算器４段とキャリーが８ビツト伝播するパスとなり、
加算器３段を通過するのに要する時間を短縮することが
できる。この乗算時間の短縮は、乗算器アレイのサイズ
が大きくなればなるほど大きくなり、乗算器を分割した
効果が太き（なる。また、上記構成を採ることにより、
乗算器アレイは規則性を保つことができ、集積化にも適
する構成となる。As explained above, according to the present invention, for example, 8 bits
Regarding a multiplier array that realizes 8-bit multiplication, in the conventional method that does not divide the multiplier array, the longest path that determines the multiplication time is the path through which the carry propagates through 7 stages of adders and 7 bits. By configuring the multipliers so that the outputs of the multiplier arrays are added at the end,
The four stages of adders and the carry form a path for 8-bit propagation,
The time required to pass through three stages of adders can be shortened. This reduction in multiplication time increases as the size of the multiplier array increases, and the effect of dividing the multipliers becomes greater.Also, by adopting the above configuration,
The multiplier array can maintain regularity and has a configuration suitable for integration.
第１図は本発明による乗算器の一実施例である８ビツト
×８ビツト乗算器を示す構成図、第２図は従来の８ビツ
ト×８ピントのキャリーセーブアダ一方式の乗算器を示
す構成図、第３図は８ビツト×８ビツトの乗算時の部分
積の生成と加算の説明図である。
４・・・パス、６，５１ａ、５２ａ・・・キャリールッ
クアヘッド型の加算器、５１．５２・・・乗算器アレイ
、
■
■、・・・加算器。
代
理
人
大
岩
増
雄FIG. 1 is a configuration diagram showing an 8-bit x 8-bit multiplier, which is an embodiment of the multiplier according to the present invention, and FIG. 2 is a configuration diagram showing a conventional 8-bit x 8-pin carry-save adder type multiplier. FIG. 3 is an explanatory diagram of the generation and addition of partial products during 8-bit x 8-bit multiplication. 4...Path, 6,51a, 52a...Carry look-ahead type adder, 51.52...Multiplier array, ■■,...Adder. Agent Masuo Oiwa
Claims (1)
を行なう乗算器において、 （ｎ×ｍ）／２個の第１の部分積の加算を行なう第１の
加算手段と、 （ｎ×ｍ）／２個の第２の部分積の加算を行なう第２の
加算手段と、 第１の加算手段と第２の加算手段の各々の加算結果の加
算を行なう第３の加算手段とを 有することを特徴とする乗算器。[Scope of Claims] In a multiplier that performs multiplication by inputting n-bit data and m-bit data, a first adding means that performs addition of (n×m)/2 first partial products; (n×m)/2 second addition means for adding the second partial products; and third addition means for adding the addition results of the first addition means and the second addition means. A multiplier comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2154423A JPH0447423A (en) | 1990-06-13 | 1990-06-13 | Multiplier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2154423A JPH0447423A (en) | 1990-06-13 | 1990-06-13 | Multiplier |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0447423A true JPH0447423A (en) | 1992-02-17 |
Family
ID=15583844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2154423A Pending JPH0447423A (en) | 1990-06-13 | 1990-06-13 | Multiplier |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0447423A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0635673A (en) * | 1992-05-26 | 1994-02-10 | Samsung Electron Co Ltd | Multiplying method and circuit |
-
1990
- 1990-06-13 JP JP2154423A patent/JPH0447423A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0635673A (en) * | 1992-05-26 | 1994-02-10 | Samsung Electron Co Ltd | Multiplying method and circuit |
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