JPH0444224A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置の製造方法に関し、特にシリコ
ン基板と配線層とのコンタクトに係るものである。DETAILED DESCRIPTION OF THE INVENTION [Industrial Field of Application] The present invention relates to a method for manufacturing a semiconductor device, and particularly to contact between a silicon substrate and a wiring layer.
第２図は従来の半導体装置の製造方法の断面図図を示し
、以下に各工程について説明する。FIG. 2 shows a cross-sectional view of a conventional method for manufacturing a semiconductor device, and each step will be explained below.
まず、第２図（ａ）に示すように、シリコン基板（Ｓｔ
）基板１上に層間絶縁膜２が形成されたのち、この層間
絶縁膜２にコンタクトホール３が形成される。First, as shown in FIG. 2(a), a silicon substrate (St
) After an interlayer insulating film 2 is formed on a substrate 1, a contact hole 3 is formed in this interlayer insulating film 2.
このとき、コンタクトホール３の底部に露出したＳｉ基
板１の表面には、コンタクトホール３の形成の際のダメ
ージを含むＳｉ酸化膜４が存在する。At this time, on the surface of the Si substrate 1 exposed at the bottom of the contact hole 3, there is a Si oxide film 4 containing damage during the formation of the contact hole 3.
そこで、硫酸系、硝酸系のエッチャントによるエツチン
グと水洗とにより表面がクリーニングされたのち、薄い
フッ酸系のエッチャントを用いたエツチングによりＳｉ
酸化膜４が除去され、その後水洗が行われる。Therefore, after the surface was cleaned by etching with a sulfuric acid-based or nitric-acid-based etchant and washing with water, the Si was etched by etching with a dilute hydrofluoric acid-based etchant.
The oxide film 4 is removed, and then water washing is performed.
そして、第２図（Ｃ）に示すように、Ｓｉ酸化膜４の除
去後、コンタクトホール３に、ＣＶＤ法によりタングス
テンや多結晶Ｓｔなどからなる配線層５が形成される。Then, as shown in FIG. 2C, after removing the Si oxide film 4, a wiring layer 5 made of tungsten, polycrystalline St, or the like is formed in the contact hole 3 by the CVD method.
従来の場合、フッ酸系エッチャントによりＳｉ酸化膜４
を除去するために後工程として水洗工程を行わなければ
ならず、この水洗工程によって、或いは次工程に移る間
に大気にさらされることによって第２図（ｂ）に示すよ
うに、Ｓｉ酸化膜４の除去により露出されたＳｉ基板１
の表面に薄い自然酸化膜６が形成されるため、この自然
酸化膜６上に配線層５が形成されることになり、コンタ
クト抵抗の上昇を招き、またＳｉ酸化膜４を除去しても
、コンタクトホール３の形成時に受けたＳｉ基板１の表
面のダメージは除去されず、配線層５と基板１との良好
なオーミックコンタクトが得ることができないという問
題点があった。In the conventional case, the Si oxide film 4 was removed using a hydrofluoric acid etchant.
In order to remove the Si oxide film 4, it is necessary to carry out a water washing process as a post-process, and as shown in FIG. 2(b), the Si oxide film 4 is Si substrate 1 exposed by removal of
Since a thin natural oxide film 6 is formed on the surface of the Si oxide film 6, the wiring layer 5 is formed on the natural oxide film 6, leading to an increase in contact resistance, and even if the Si oxide film 4 is removed, There was a problem in that the damage on the surface of the Si substrate 1 that occurred when forming the contact hole 3 was not removed, and good ohmic contact between the wiring layer 5 and the substrate 1 could not be obtained.
この発明は、上記のような問題点を解消するためになさ
れたもので、コンタクトホールにおいて配線層とＳｔ基
板との良好なオーミックコンタクトが得られるようにす
ることを目的とする。This invention was made to solve the above-mentioned problems, and an object of the invention is to make it possible to obtain good ohmic contact between a wiring layer and an St substrate in a contact hole.
この発明に係る半導体装置の製造方法は、シリコン基板
上の絶縁膜にコンタクトホールを形成し、前記コンタク
トホールに配線層を形成して前記配線層と前記基板とを
電気的に接続した半導体装置を製造する半導体装置の製
造方法において、前記コンタクトホールの形成後、前記
コンタクトホール内にチタン膜を堆積する工程と、前記
チタン膜のシリサイド化により、チタンシリサイド膜を
形成すると同時に、前記チタン膜と前記基板との界面の
酸素を前記チタンシリサイド膜の表面へ移動させて前記
チタンシリサイド膜の表面にチタン酸化膜を形成する工
程と、前記チタン酸化膜を除去して前記チタンシリサイ
ド膜を露出する工程と、露出した前記チタンシリサイド
膜を大気にさらすことなく前記コンタクトホールに前記
配線層を形成する工程とを含むことを特徴としている。A method for manufacturing a semiconductor device according to the present invention includes forming a contact hole in an insulating film on a silicon substrate, forming a wiring layer in the contact hole, and electrically connecting the wiring layer and the substrate. In the method for manufacturing a semiconductor device, after forming the contact hole, a titanium film is deposited in the contact hole, and a titanium silicide film is formed by silicidation of the titanium film. a step of moving oxygen at the interface with the substrate to the surface of the titanium silicide film to form a titanium oxide film on the surface of the titanium silicide film; and a step of removing the titanium oxide film to expose the titanium silicide film. , forming the wiring layer in the contact hole without exposing the exposed titanium silicide film to the atmosphere.
この発明においては、コンタクトホール内のチタン膜の
シリサイド化により、チタンシリサイド膜と、このチタ
ンシリサイド膜の表面にシリコン基板との界面の酸素の
移動によるチタン酸化膜が形成されると同時に、コンタ
クトホールの形成によりダメージを受けたシリコン基板
表面もシリサイド化され、ダメージが除去されるため、
コンタクトホールの下方のシリコン基板表面から酸素及
びダメージが除去される。In this invention, by silicidation of the titanium film in the contact hole, a titanium silicide film and a titanium oxide film are formed on the surface of the titanium silicide film by the movement of oxygen at the interface with the silicon substrate, and at the same time, a titanium oxide film is formed in the contact hole. The silicon substrate surface that has been damaged due to the formation of is also silicided and the damage is removed.
Oxygen and damage are removed from the silicon substrate surface below the contact hole.
さらに、チタン酸化膜の除去後、大気にさらされること
なくチタンシリサイド膜上に配線層が形成されるため、
配線層とシリコン基板きが低抵抗のチタンシリサイド膜
により接続され、配線層とシリコン基板との良好なオー
ミックコンタクトが得られる。Furthermore, after the titanium oxide film is removed, the wiring layer is formed on the titanium silicide film without being exposed to the atmosphere.
The wiring layer and the silicon substrate are connected by a low-resistance titanium silicide film, providing good ohmic contact between the wiring layer and the silicon substrate.
第１図はこの発明の半導体装置の製造方法の一実施例の
断面図を示し、以下に各工程について説明する。FIG. 1 shows a sectional view of an embodiment of the method for manufacturing a semiconductor device according to the present invention, and each step will be explained below.
まず、第１図（ａ）に示すように、Ｓｉ基板１１上に層
間絶縁膜１２か形成され、この層間絶縁膜１２にコンタ
クトホール１３が形成されたのち、層間絶縁膜１２上及
びコンタクトホール１３内に薄いチタン（Ｔｆ）膜１４
が形成される。First, as shown in FIG. 1(a), an interlayer insulating film 12 is formed on a Si substrate 11, and a contact hole 13 is formed in this interlayer insulating film 12. Thin titanium (Tf) film 14 inside
is formed.
このとき、コンタクトホール１３の形成後、コンタクト
ホール１３の底部に露出したＳｉ基板１１の表面には、
コンタクトホール１３の形成の際のダメージを含むＳｉ
酸化膜１５が存在し、このダメージを含むＳ１酸化膜１
５上にＴｉ膜１４が形成されることになる。At this time, after the contact hole 13 is formed, on the surface of the Si substrate 11 exposed at the bottom of the contact hole 13,
Si including damage during formation of contact hole 13
An oxide film 15 exists and the S1 oxide film 1 includes this damage.
A Ti film 14 is formed on the substrate 5.
つぎに、第１図（ｂ）に示すように、例えばＲＴＡ （
Ｒａｐｌｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）に
よりコンタクトホール１３の底部のＴｉ膜１４のみがシ
リサイド化されてチタンシリサイド（Ｔ ｈ Ｓ １２
）膜１６が形成されると同時に、Ｔｉ膜１４とＳｉ基
板１との界面に存在していたＳｉ酸化膜１５中の酸素力
ＲＴ Ａ ｌ： ヨッテＴ ｔ Ｓ Ｉ ２ ｍ １６
ノ表面に移動し、Ｓｉ酸化膜１５が消失する一方、Ｔ
ｉＳｉ２膜１６の表面にＴｉ酸化膜１７が形成さ゛れ、
しかもコンタクトホール１３の形成によりダメージを受
けたＳｉ基板１１の表面も同時にシリサイド化され、そ
の後、層間絶縁膜１２上未反応のＴｉ膜１４がエツチン
グ等により除去される。Next, as shown in FIG. 1(b), for example, RTA (
Only the Ti film 14 at the bottom of the contact hole 13 is silicided by titanium silicide (T h S 12
) At the same time as the film 16 was formed, the oxygen force in the Si oxide film 15 existing at the interface between the Ti film 14 and the Si substrate 1 RT A l: T t S I 2 m 16
While the Si oxide film 15 disappears, the T
A Ti oxide film 17 is formed on the surface of the iSi2 film 16,
Moreover, the surface of the Si substrate 11 damaged by the formation of the contact hole 13 is also silicided at the same time, and then the unreacted Ti film 14 on the interlayer insulating film 12 is removed by etching or the like.
さらに、第１図（Ｃ）に示すように、不活性ガスによる
スパッタエツチングによりＴｉ酸化膜１７が除去され、
ＴｉＳｉ２膜１６が露出されたのち、同図（ｄ）に示す
ように、露出されたＴｉＳｉ２膜１６が大気にさらされ
ることなくコンタクトホール１３にＣＶＤ法等によりタ
ングステンや多結晶Ｓｉなどからなる配線層１８が形成
され、低抵抗のＴ Ｉ Ｓ ｔ ２膜１７を介して配線
層１８とＳｉ基板１１とが電気的に接続され、良好なオ
ーミックコンタクトが得られる。Furthermore, as shown in FIG. 1(C), the Ti oxide film 17 is removed by sputter etching using an inert gas.
After the TiSi2 film 16 is exposed, a wiring layer made of tungsten, polycrystalline Si, etc. is formed into the contact hole 13 by a CVD method or the like without exposing the exposed TiSi2 film 16 to the atmosphere, as shown in FIG. 18 is formed, and the wiring layer 18 and the Si substrate 11 are electrically connected via the low-resistance T I S t 2 film 17 to obtain good ohmic contact.
ところで、ＴｉＳｉ、、膜１６を大気にさらすことなく
配線層１８を形成するには、例えば２個のチャンバを連
結し、両チャンバの連結部を開閉自在の仕切板によって
仕切っておき、一方のチャンバ内でスパッタエツチング
を行い、Ｔｉ酸化膜１７を除去したのち、仕切板を開け
てＳｉ基板１１を移動手段によって他方のチャンバに移
動させ、仕切板を閉じたのち、他方のチャンバ内でＣＶ
Ｄ法等による配線層１８を形成するようにすればよい。By the way, in order to form the wiring layer 18 without exposing the TiSi film 16 to the atmosphere, for example, two chambers are connected, the connecting part of both chambers is separated by a partition plate that can be opened and closed, and one chamber is After sputter etching is performed inside the chamber to remove the Ti oxide film 17, the partition plate is opened and the Si substrate 11 is moved to the other chamber by a moving means.After the partition plate is closed, CV
The wiring layer 18 may be formed by the D method or the like.
従って、コンタクトホール１３内のＴｉ膜１４のシリサ
イド化により、ＴｉＳｉ２膜１６．Ｔｉ酸化膜１７が形
成されると共に、コンタクトホール１３の形成によりダ
メージを受けたＳｉ基板１１の表面も同時にシリサイド
化されるため、コンタクトホール１３の下方のＳｉ基板
１１の表面から酸素及びダメージを除去することができ
る。Therefore, by silicidation of the Ti film 14 in the contact hole 13, the TiSi2 film 16. At the same time as the Ti oxide film 17 is formed, the surface of the Si substrate 11 that has been damaged due to the formation of the contact hole 13 is also silicided, so oxygen and damage are removed from the surface of the Si substrate 11 below the contact hole 13. can do.
また、ＴｉＳｉ２膜１６上のＴｉ酸化膜１７は、スパッ
タエツチングにより除去されるが、Ｓｉ基板１１上にＴ
ｉＳｉ２膜１６があるため、Ｓｉ基板１１のスパッタエ
ツチングによるダメージを防止することができる。Further, the Ti oxide film 17 on the TiSi2 film 16 is removed by sputter etching, but the Ti oxide film 17 on the TiSi2 film 16 is removed by sputter etching.
Because of the presence of the iSi2 film 16, damage to the Si substrate 11 due to sputter etching can be prevented.
さらに、Ｔｉ酸化膜１７の除去後、大気にさらされるこ
となく Ｔ ｉＳ ｔ ２膜１６上に配線層１８が形成
されるため、配線層１８とＳｉ基板１１とが低抵抗のＴ
ｉＳｉ２膜１７により接続され、配線層１８とＳｉ基板
１１との良好なオーミックコンタクトを得ることができ
る。Furthermore, after the Ti oxide film 17 is removed, the wiring layer 18 is formed on the TiS t 2 film 16 without being exposed to the atmosphere, so that the wiring layer 18 and the Si substrate 11 are
They are connected by the iSi2 film 17, and good ohmic contact between the wiring layer 18 and the Si substrate 11 can be obtained.
なお、上記実施例では、Ｔｉ酸化膜１７を不活性ガスの
スパッタエツチングにより除去する場合について説明し
たが、特にこれに限るものではなく、Ｓｉ基板１１にダ
メージが及ばない手法によりＴｉ酸化膜１７を除去する
ようにしてもよい。In the above embodiment, the case where the Ti oxide film 17 is removed by sputter etching with an inert gas has been described, but the invention is not limited to this, and the Ti oxide film 17 can be removed by a method that does not damage the Si substrate 11. It may be removed.
また、配線層１８をＣＶＤ法以外の方法によって形成し
てもよいのは勿論である。Furthermore, it goes without saying that the wiring layer 18 may be formed by a method other than the CVD method.
以上のように、この発明の半導体装置の製造方法によれ
ば、チタン膜のシリサイド化により、チタン膜とシリコ
ン基板との界面に存在していた酸素が移動してチタンシ
リサイド膜の表面にチタン酸化膜が形成されると共に、
コンタクトホールの形成によりダメージを受けたシリコ
ン基板の表面も同時にシリサイド化されるため、コンタ
クトホールの下方のシリコン基板表面から酸素及びダメ
ージを除去することができ、チタン酸化膜の形成後にコ
ンタクトホールに形成される配線層とシリコン基板との
良好なオーミックコンタクトを得ることができる。As described above, according to the method for manufacturing a semiconductor device of the present invention, due to the silicidation of the titanium film, the oxygen present at the interface between the titanium film and the silicon substrate moves and the titanium oxide is transferred to the surface of the titanium silicide film. As the film is formed,
Since the surface of the silicon substrate that has been damaged by the formation of the contact hole is also silicided at the same time, oxygen and damage can be removed from the silicon substrate surface below the contact hole. Good ohmic contact between the wiring layer and the silicon substrate can be obtained.
第１図はこの発明の半導体装置の製造方法の一実施例の
各工程の断面図、第２図は従来の半導体装置の製造方法
の各製造工程の断面図である。
図において、１１はＳＬ基板、１２は眉間絶縁膜、１３
はコンタクトホール、１４はＴｉ膜、１６はＴｉＳｉ２
膜、１７はＴｉ酸化膜、１８は配線層である。
なお、各図中同一符号は同一または相当部分を示す。FIG. 1 is a cross-sectional view of each step in an embodiment of the method for manufacturing a semiconductor device according to the present invention, and FIG. 2 is a cross-sectional view of each step in a conventional method for manufacturing a semiconductor device. In the figure, 11 is the SL substrate, 12 is the glabellar insulating film, and 13 is the SL substrate.
14 is a contact hole, 14 is a Ti film, and 16 is a TiSi2
17 is a Ti oxide film, and 18 is a wiring layer. Note that the same reference numerals in each figure indicate the same or corresponding parts.
Claims (1)
成し、前記コンタクトホールに配線層を形成して前記配
線層と前記基板とを電気的に接続した半導体装置を製造
する半導体装置の製造方法において、 前記コンタクトホールの形成後、前記コンタクトホール
内にチタン膜を堆積する工程と、 前記チタン膜のシリサイド化により、チタンシリサイド
膜を形成すると同時に、前記チタン膜と前記基板との界
面の酸素を前記チタンシリサイド膜の表面へ移動させて
前記チタンシリサイド膜の表面にチタン酸化膜を形成す
る工程と、 前記チタン酸化膜を除去して前記チタンシリサイド膜を
露出する工程と、 露出した前記チタンシリサイド膜を大気にさらすことな
く前記コンタクトホールに前記配線層を形成する工程と を含むことを特徴とする半導体装置の製造方法。(1) In a method of manufacturing a semiconductor device, the semiconductor device is manufactured by forming a contact hole in an insulating film on a silicon substrate, forming a wiring layer in the contact hole, and electrically connecting the wiring layer and the substrate. , after forming the contact hole, depositing a titanium film in the contact hole; forming a titanium silicide film by silicidation of the titanium film, and at the same time removing oxygen at the interface between the titanium film and the substrate; a step of moving the titanium silicide film to the surface of the titanium silicide film to form a titanium oxide film on the surface of the titanium silicide film; a step of removing the titanium oxide film to expose the titanium silicide film; and a step of removing the exposed titanium silicide film. A method of manufacturing a semiconductor device, comprising: forming the wiring layer in the contact hole without exposing the wiring layer to the atmosphere.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15078090A JPH0444224A (en) | 1990-06-07 | 1990-06-07 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15078090A JPH0444224A (en) | 1990-06-07 | 1990-06-07 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0444224A true JPH0444224A (en) | 1992-02-14 |
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ID=15504273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15078090A Pending JPH0444224A (en) | 1990-06-07 | 1990-06-07 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0444224A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109841565A (en) * | 2017-11-28 | 2019-06-04 | 台湾积体电路制造股份有限公司 | Conductive component is formed and structure |
-
1990
- 1990-06-07 JP JP15078090A patent/JPH0444224A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109841565A (en) * | 2017-11-28 | 2019-06-04 | 台湾积体电路制造股份有限公司 | Conductive component is formed and structure |
| US10804097B2 (en) | 2017-11-28 | 2020-10-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | Conductive feature formation and structure |
| CN109841565B (en) * | 2017-11-28 | 2021-11-30 | 台湾积体电路制造股份有限公司 | Conductive feature formation and structure |
| US11232945B2 (en) | 2017-11-28 | 2022-01-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Conductive feature formation and structure |
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