JPH044338U - - Google Patents

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JPH044338U
JPH044338U JP4280790U JP4280790U JPH044338U JP H044338 U JPH044338 U JP H044338U JP 4280790 U JP4280790 U JP 4280790U JP 4280790 U JP4280790 U JP 4280790U JP H044338 U JPH044338 U JP H044338U
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JP
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bits
word
bit
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latch memory
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JP4280790U
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  • Television Receiver Circuits (AREA)

Description

【図面の簡単な説明】
第1図は本考案の回路図、第2図は入出力する
データの関係の説明図、第3図は本考案のワード
長変換回路を利用するMUSEデコーダのブロツ
ク図である。 図中、10は入力ライン、11はラツチメモリ
、12はスイツチ回路、13は出力データライン
、20はMUSE信号入力、21はアナログ/デ
ジタル変換器、22は周波数変換回路、23は3
値レベル弁別回路、24は3値/2値変換回路、
25はワード長変換回路、26は時間伸張回路、
27はデインターリーブ回路、28はデジタル/
アナログ変換器、29音声信号出力は、30は映
像信号出力である。

Claims (1)

    【実用新案登録請求の範囲】
  1. 入力した9ビツト並列データの上位に、同9ビ
    ツト並列データの下位7ビツトを一時記憶するラ
    ツチメモリの出力を配置し、同9ビツト並列デー
    タおよび同ラツチメモリ出力の任意の連続する8
    ビツトを並列に読み出すスイツチ回路を備え、入
    力した第1ワードの9ビツト並列データの上位8
    ビツトを読み出すとともに同データの下位7ビツ
    トを前記ラツチメモリに記憶し、前記スイツチ回
    路を上位側にビツトシフトして同ラツチメモリに
    記憶した前ワードの末読み出しビツトを上位ビツ
    トとし続く次ワードの9ビツト並列データの上位
    ビツトとともに8ビツトの並列データとして読み
    出しを繰り返し、同ラツチメモリに記憶した第7
    ワードの下位7ビツトとともに入力した第8ワー
    ドの最上位ビツトの読み出しに続いて、同スイツ
    チ回路を切り換え同第8ワードの下位8ビツトを
    読み出すことを特徴とするワード長変換回路。
JP4280790U 1990-04-20 1990-04-20 Pending JPH044338U (ja)

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JP4280790U JPH044338U (ja) 1990-04-20 1990-04-20

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JP4280790U JPH044338U (ja) 1990-04-20 1990-04-20

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JPH044338U true JPH044338U (ja) 1992-01-16

Family

ID=31554670

Family Applications (1)

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JP4280790U Pending JPH044338U (ja) 1990-04-20 1990-04-20

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