JPH0440723B2 - - Google Patents
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- Publication number
- JPH0440723B2 JPH0440723B2 JP57213415A JP21341582A JPH0440723B2 JP H0440723 B2 JPH0440723 B2 JP H0440723B2 JP 57213415 A JP57213415 A JP 57213415A JP 21341582 A JP21341582 A JP 21341582A JP H0440723 B2 JPH0440723 B2 JP H0440723B2
- Authority
- JP
- Japan
- Prior art keywords
- register
- parallel data
- calculation
- stored
- word length
- Prior art date
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- Expired - Lifetime
Links
- 230000006870 function Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/042—Programme control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
Description
〔発明の属する技術分野〕
本発明は、入力のオン・オフ情報等を入力し、
これらを演算処理し、出力のオン・オフをコント
ロールするプログラム可能なプログラマブルコン
トローラに関するものである。
更に詳しくは、本発明は、掛算、割算を含む高
度のシーケンスをプログラム処理可能とするとと
もに、そのプログラムが簡単に行えるプログラマ
ブルコントローラに関するものである。
〔従来技術の説明〕
第１図はプログラマブルコントローラの一例を
示す構成ブロツク図である。図において、１はマ
イクロプロセツサ、２はリードオンリーメモリ
（ROM）、３はランダムアクセスメモリ
（RAM）、４はシーケンスプログラムメモリ、５
はパラレルデータレジスタ、６は内部メモリであ
る。ABはアドレス信号を伝送するアドレスバ
ス、DBはデータを伝送するデータバス、CBはコ
ントロール信号を伝送するコントロールバスで、
各バスともマイクロプロセツサ１と、各メモリ及
びレジスタとを結んでいる。
ROM２は、主としてシーケンスプログラムメ
モリ４にプログラムされているシーケンス命令を
解読し、マイクロプロセツサ１にシーケンス命令
の実行処理を行なわせるプログラムを記憶してい
る。RAM３は、マイクロプロセツサ１における
各種信号処理の実行に必要なデータ、情報等の一
時記憶を行なう。シーケンスプログラムメモリ４
は、ユーザー側においてプログラムしたシーケン
ス命令を記憶する。パラレルデータレジスタ５
は、ユーザー側のプログラム、すなわち、シーケ
ンス命令で使用することができる汎用レジスタ
で、定められた複数ビツトの情報を１語長のパラ
レデータとして複数個のパラレルデータを記憶す
る。内部メモリ６は、入出力、内部リレーのオ
ン・オフ状態を一時記憶する。なお、１１はマイ
クロプロセツサ１の内部に設けられている１ビツ
ト演算レジスタを示し、ここには、シーケンス命
令に従つて行なわれた１ビツトの論理演算の演算
結果を記憶する。また、３１はRAM３の特定番
地に設けた演算３レジスタを示し、ここには、あ
らかじめシーケンス命令に従つて行なわれたパラ
レルデータの演算結果を一時記憶する。
このように構成されたプログラマブルコントロ
ーラは、一般に入力のオン・オフ情報等を演算
し、出力のオン・オフをコントロールするプログ
ラム可能なコントローラであつて、ここでの演算
の種類は大別して２種類ある。第１の演算は、入
力、出力等のオン・オフ状態１個１個を個別に演
算する１ビツト演算であり、第２の演算は、入
力、出力等のオン・オフ状態を定められた複数個
まとめて演算する、あるいは数値の演算等も含む
一定の複数ビツトのパラレルデータ演算である。
第１図の従来のプログラマブルコントローラの
パラレルデータ演算に関する概略動作を説明すれ
ば次の通りである。ここでは、第２図に示される
ようなシーケンスプログラムを実行する場合を例
にとつて説明する。第２図における各符号の意味
を第１表に示す。
[Technical field to which the invention pertains] The present invention is directed to inputting input on/off information, etc.
The present invention relates to a programmable controller that processes these and controls output on/off. More specifically, the present invention relates to a programmable controller which is capable of processing sophisticated sequences including multiplication and division, and which can be easily programmed. [Description of Prior Art] FIG. 1 is a block diagram showing an example of a programmable controller. In the figure, 1 is a microprocessor, 2 is a read-only memory (ROM), 3 is a random access memory (RAM), 4 is a sequence program memory, and 5 is a
is a parallel data register, and 6 is an internal memory. AB is an address bus that transmits address signals, DB is a data bus that transmits data, and CB is a control bus that transmits control signals.
Each bus connects the microprocessor 1 to each memory and register. The ROM 2 mainly stores a program for decoding the sequence instructions programmed in the sequence program memory 4 and causing the microprocessor 1 to execute the sequence instructions. The RAM 3 temporarily stores data, information, etc. necessary for executing various signal processing in the microprocessor 1. Sequence program memory 4
stores the sequence instructions programmed by the user. Parallel data register 5
is a general-purpose register that can be used by a user's program, that is, a sequence instruction, and stores a plurality of pieces of parallel data as one-word length parallel data containing predetermined bits of information. Internal memory 6 temporarily stores input/output and on/off states of internal relays. Note that 11 indicates a 1-bit operation register provided inside the microprocessor 1, which stores the results of 1-bit logical operations performed in accordance with sequence instructions. Further, numeral 31 indicates an operation 3 register provided at a specific address in the RAM 3, which temporarily stores the results of operations on parallel data previously performed in accordance with sequence instructions. A programmable controller configured in this way is generally a programmable controller that calculates input on/off information, etc. and controls output on/off, and the types of calculations here can be roughly divided into two types. . The first operation is a 1-bit operation that calculates each on/off state of input, output, etc. individually, and the second operation is a 1-bit operation that calculates each on/off state of input, output, etc. This is a constant multi-bit parallel data operation, including calculations performed on individual bits or numerical calculations. The general operation of the conventional programmable controller shown in FIG. 1 regarding parallel data calculation will be explained as follows. Here, an example will be explained in which a sequence program as shown in FIG. 2 is executed. The meaning of each symbol in FIG. 2 is shown in Table 1.
ここにおいて、本発明は、第１図に示すような
構成のプログラマブルコントローラにおけるこの
ような問題点を解決し、掛算を含む四則演算を正
確に行なえるプログラマブルコントローラを提供
しようとするものである。
〔本発明の概要〕
本発明においては、第１図に示す構成におい
て、パラレルデータレジスタ５の定められた番地
に、破線で概念的に示すように演算補助レジスタ
５１を設け、シーケンス命令掛算の演算結果は、
常に２語長であるとし、下位１語長のパラレルデ
ータは演算レジスタ３１に、上位１語長のパラレ
ルデータを演算補助レジスタ５１に記憶させるよ
うにした点に特徴がある。
また、シーケンス命令割算においても、同様に
演算結果を２語長とし、小数点以上を演算レジス
タ３１に、小数点以下を演算補助レジスタ５１に
記憶させるようにしている。
このような点に特徴をもたせたことにより、掛
算あるいは割算演算の演算結果が得られれば、演
算レジスタ３１に格納された演算結果（下位１語
長のパラレルデータ）は、そのまま次のパラレル
データ演算のパラレルデータとして使用できる。
また、演算補助レジスタ５１に格納された演算結
果（上位１語長のパラレルデータ）は、演算補助
レジスタ５１がパラレルデータレジスタ５の中の
定められた番地に設けられているので、シーケン
ス命令でこの番地を指定することにより読み出す
ことができ、必要に応じてシーケンスプログラム
で処理することができる。なお、演算レジスタ３
１に記憶する演算結果は、演算補助レジスタ５１
に記憶する演算結果に比較して、使用頻度が高い
方とするのが望ましい。
第３図は、本発明に係る装置において、第２図
に示すシーケンスプログラムを実行する場合のフ
ローチヤートを示したものである。このフローチ
ヤートにおいて、本発明に係る装置においては、
ステツプ１２及びステツプ１３が従来のものと変
わつている。このようなステツプ１２，１３によ
つて、演算結果を正確なものとしている。
〔本発明の効果〕
以上説明したように、本発明によれば、従来装
置に比べて掛算を含む四則演算を正確に行なえ、
しかもそのプログラムを簡単に行なえるプログラ
マブルコントローラが実現できる。つまり、本発
明においては、例えば演算が掛算の場合には演算
結果の下位１語長のパラレルデータが演算レジス
タに記憶されるので、この演算レジスタに記憶さ
れた演算データをそのまま次のパラレルデータ演
算のパラレルデータとして使用することができ
る。また、上位１語長のパラレルデータは演算補
助レジスタに記憶され、この演算補助レジスタは
パラレルデータ内にあるので、他のパラレルデー
タと同様に処理することができる。
また、演算が割算の場合には演算結果の小数点
以上のパラレルデータが演算レジスタに記憶され
るの、この場合も同様に、演算レジスタに記憶さ
れた演算データをそのまま次のパラレルデータ演
算のパラレルデータとして使用することができ
る。また、小数点以下のパラレルデータは演算補
助レジスタ記憶され、この演算補助レジスタはパ
ラレルレジスタ内にあるので、この場合も他のパ
ラレルデータと同様に処理することができる。
このように、従来のように演算結果がオーバー
フローしないような条件下でのみ掛け算を行わせ
るといつた制約ななく、正確な演算処理ができ
る。
The present invention aims to solve these problems in a programmable controller configured as shown in FIG. 1, and to provide a programmable controller that can accurately perform four arithmetic operations including multiplication. [Summary of the Present Invention] In the present invention, in the configuration shown in FIG. 1, an arithmetic auxiliary register 51 is provided at a predetermined address of the parallel data register 5 as conceptually shown by a broken line, and a multiplication operation of a sequence instruction is provided. Result is,
The length is always two words, and the feature is that the parallel data of the lower one word length is stored in the calculation register 31, and the parallel data of the higher one word length is stored in the calculation auxiliary register 51. Similarly, in the sequence command division, the operation result is made two words long, and the decimal point and above are stored in the calculation register 31, and the decimal point and below are stored in the calculation auxiliary register 51. By providing these features, if the result of a multiplication or division operation is obtained, the result of the operation (parallel data with the length of one lower word) stored in the operation register 31 is directly transferred to the next parallel data. Can be used as parallel data for calculations.
Furthermore, since the calculation auxiliary register 51 is provided at a predetermined address in the parallel data register 5, the calculation result (parallel data of the upper one word length) stored in the calculation auxiliary register 51 is stored in the sequence instruction. It can be read by specifying an address, and can be processed by a sequence program if necessary. In addition, calculation register 3
The calculation result stored in 1 is stored in the calculation auxiliary register 51.
It is desirable to select the one that is used more frequently than the calculation results stored in the . FIG. 3 shows a flowchart when the sequence program shown in FIG. 2 is executed in the apparatus according to the present invention. In this flowchart, in the apparatus according to the present invention,
Step 12 and step 13 are different from the conventional one. Such steps 12 and 13 ensure that the calculation results are accurate. [Effects of the present invention] As explained above, according to the present invention, four arithmetic operations including multiplication can be performed more accurately than conventional devices.
Moreover, a programmable controller that can easily perform the program can be realized. In other words, in the present invention, for example, when the operation is multiplication, the parallel data of the lower one word length of the operation result is stored in the operation register, so the operation data stored in this operation register is directly used for the next parallel data operation. can be used as parallel data. Moreover, the parallel data of the upper one word length is stored in the calculation auxiliary register, and since this calculation auxiliary register is included in the parallel data, it can be processed in the same way as other parallel data. In addition, when the operation is division, the parallel data above the decimal point of the operation result is stored in the operation register.In this case as well, the operation data stored in the operation register is used as is for the next parallel data operation. Can be used as data. Further, the parallel data below the decimal point is stored in an arithmetic auxiliary register, and since this arithmetic auxiliary register is within the parallel register, it can be processed in the same way as other parallel data. In this way, accurate arithmetic processing can be performed without the conventional constraints of performing multiplication only under conditions where the arithmetic result will not overflow.
第１図はプログラマブルコントローラの一例を
示す構成ブロツク図、第２図は第１図装置の概略
動作を説明するための説明図、第３図は本発明に
係る装置の動作を説明するためのフローチヤート
図である。
１……マイクロプロセツサ、１１……１ピツト
演算レジスタ、２……ROM、３……RAM、３
１……演算レジスタ、４……シーケンスプログラ
ムメモリ、５……パラレルデータレジスタ、５１
……演算補助レジスタ、６……メモリ。
FIG. 1 is a configuration block diagram showing an example of a programmable controller, FIG. 2 is an explanatory diagram for explaining the general operation of the device shown in FIG. 1, and FIG. 3 is a flowchart for explaining the operation of the device according to the present invention. It is a chart diagram. 1...Microprocessor, 11...1 pit calculation register, 2...ROM, 3...RAM, 3
1... Arithmetic register, 4... Sequence program memory, 5... Parallel data register, 51
... Arithmetic auxiliary register, 6... Memory.
Claims (1)
とに結合し少なくとも複数ビツトの演算処理機能
を有するマイクロプロセツサと、シーケンス命令
を記憶するシーケンスプログラムメモリと、入出
力及び内部リレーの状態を一時記憶する内部メモ
リと、複数ビツトを１語長のパラレルデータとし
て複数のパラレルデータを記憶するパラレルデー
タレジスタとを有するプログラマブルコントロー
ラにおいて、 前記ランダムアクセスメモリの特定番地に設け
られ、パラレルデータの演算結果を一時記憶する
演算レジスタと、 前記パラレルレジスタの特定番地に設けられた
演算補助レジスタとを有し、 前記マイクロプロセツサは、前記シーケンスプ
ログラムメモリから読み出されたシーケンス命令
に従つて所定の演算を行ない、その演算が掛算の
場合には演算結果の下位１語長のパラレルデータ
を前記演算レジスタに記憶させると共に、上位１
語長のパラレルデータを前記演算補助レジスタに
記憶させ、 その演算が割算の場合には、演算結果の少数点
以上のパラレルデータを前記演算レジスタに記憶
させると共に、少数点以下のパラレルデータを前
記演算補助レジスタに記憶させることを特徴とす
るプログラマブルコントローラ。[Scope of Claims] 1. A microprocessor that is coupled to a read-on memory and a random access memory and has at least a multi-bit arithmetic processing function, a sequence program memory that stores sequence instructions, and a microprocessor that stores input/output and internal relay status. In a programmable controller having an internal memory for temporary storage and a parallel data register for storing a plurality of parallel data in the form of parallel data of one word length, the programmable controller is provided at a specific address of the random access memory and stores the operation results of the parallel data. and an arithmetic auxiliary register provided at a specific address of the parallel register, and the microprocessor performs a predetermined arithmetic operation in accordance with a sequence instruction read from the sequence program memory. If the operation is multiplication, the parallel data of the lower one word length of the operation result is stored in the operation register, and the upper one word length of the operation result is stored in the operation register.
Parallel data of the word length is stored in the calculation auxiliary register, and when the calculation is division, the parallel data of the calculation result above the decimal point is stored in the calculation register, and the parallel data of the calculation result below the decimal point is stored in the calculation register. A programmable controller characterized by storing information in an arithmetic auxiliary register.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21341582A JPS59105110A (en) | 1982-12-07 | 1982-12-07 | Programmable controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21341582A JPS59105110A (en) | 1982-12-07 | 1982-12-07 | Programmable controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59105110A JPS59105110A (en) | 1984-06-18 |
| JPH0440723B2 true JPH0440723B2 (en) | 1992-07-06 |
Family
ID=16638846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21341582A Granted JPS59105110A (en) | 1982-12-07 | 1982-12-07 | Programmable controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59105110A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8971216B2 (en) | 1998-09-11 | 2015-03-03 | Alcatel Lucent | Method for routing transactions between internal and external partners in a communication center |
| US9008075B2 (en) | 2005-12-22 | 2015-04-14 | Genesys Telecommunications Laboratories, Inc. | System and methods for improving interaction routing performance |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS507985A (en) * | 1973-05-30 | 1975-01-27 |
-
1982
- 1982-12-07 JP JP21341582A patent/JPS59105110A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS507985A (en) * | 1973-05-30 | 1975-01-27 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8971216B2 (en) | 1998-09-11 | 2015-03-03 | Alcatel Lucent | Method for routing transactions between internal and external partners in a communication center |
| US9008075B2 (en) | 2005-12-22 | 2015-04-14 | Genesys Telecommunications Laboratories, Inc. | System and methods for improving interaction routing performance |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59105110A (en) | 1984-06-18 |
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