JPH0437207A - 演算増幅器 - Google Patents
演算増幅器Info
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- JPH0437207A JPH0437207A JP2402453A JP40245390A JPH0437207A JP H0437207 A JPH0437207 A JP H0437207A JP 2402453 A JP2402453 A JP 2402453A JP 40245390 A JP40245390 A JP 40245390A JP H0437207 A JPH0437207 A JP H0437207A
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- 230000003321 amplification Effects 0.000 claims description 16
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 16
- 230000005669 field effect Effects 0.000 claims description 2
- 239000000758 substrate Substances 0.000 abstract description 13
- 239000004065 semiconductor Substances 0.000 abstract description 4
- 239000003990 capacitor Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000001629 suppression Effects 0.000 description 2
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［０００１］
本発明は、絶縁ゲート型電界効果トランジスタ（以下Ｍ
Ｏ３と称する）による演算増幅器に関するものである。 ［０００２］ 更に記述すれば、Ｃ−ＭＯ３構成を使用した演算増幅器
に関するものである。 ［０００３］
Ｏ３と称する）による演算増幅器に関するものである。 ［０００２］ 更に記述すれば、Ｃ−ＭＯ３構成を使用した演算増幅器
に関するものである。 ［０００３］
最近、飛躍的なデジタル部のＭＯＳ化の著しい中で、ア
ナログ部をそのＭＯ５製造プロセスの余り変更なく、で
きれば全くプロセスの変更を与えずに構成でき各種アナ
ログ回路とデジタル回路が同−ＭＯＳチップに集積され
、価格、信頼性、設計の容易性、応用性から理想的な構
成が求められている。 ［０００４］
ナログ部をそのＭＯ５製造プロセスの余り変更なく、で
きれば全くプロセスの変更を与えずに構成でき各種アナ
ログ回路とデジタル回路が同−ＭＯＳチップに集積され
、価格、信頼性、設計の容易性、応用性から理想的な構
成が求められている。 ［０００４］
Ｃ−ＭＯＳは通常オフ・ロジックであるためにトランジ
ェントステイトのみ電力を消費する極めて低消費電力の
素子構成である。 ［０００５］ スイッチングレベルにしてもＭＯＳのスレッシュホルド
で決まるために一方がＯＮすれば他方はＯＦＦするとい
った具合に安定であってそのＯＦＦインピーダンスが極
めて高いために論理振動が電源電圧まである。更に入力
バイアス電流に想的な高入力インピーダンスが達成され
る。 ［０００６］ 本発明はこのことに鑑みてＣ−ＭＯＳを使用した演算増
幅器を提供せんとするものである。 ［０００７］
ェントステイトのみ電力を消費する極めて低消費電力の
素子構成である。 ［０００５］ スイッチングレベルにしてもＭＯＳのスレッシュホルド
で決まるために一方がＯＮすれば他方はＯＦＦするとい
った具合に安定であってそのＯＦＦインピーダンスが極
めて高いために論理振動が電源電圧まである。更に入力
バイアス電流に想的な高入力インピーダンスが達成され
る。 ［０００６］ 本発明はこのことに鑑みてＣ−ＭＯＳを使用した演算増
幅器を提供せんとするものである。 ［０００７］
図１に揚げられるＭＯＳの電流、電圧特性は図２のよう
にそのゲートＧ−ソースＳ間電圧ｖＧｓを一定に保ち、
ドレインＤ−ソースＳ間電圧■ＤＳを変えてＤ−３開電
流■Ｄｓをとると、ＭＯＳのスレッシュホルド電圧をＶ
ＧＴとすれば、Ｖ ＤＳ”” Ｖ似てＶＤＳの線型変化
領域であって、例えば図３に示されるように負荷直線り
がＶが入ると■Ｄｓ＝■Ｄ３ｓになることによって、ゲ
ートに入る信号をドレインで線型増幅することができる
。又、別の見方をすれば、図２のＢは電流の飽和する、
すなわち電流飽和領域である。この２つの基本的な特性
を巧妙に使い、目的とする演算増幅器を構成する。 ［０００８］
にそのゲートＧ−ソースＳ間電圧ｖＧｓを一定に保ち、
ドレインＤ−ソースＳ間電圧■ＤＳを変えてＤ−３開電
流■Ｄｓをとると、ＭＯＳのスレッシュホルド電圧をＶ
ＧＴとすれば、Ｖ ＤＳ”” Ｖ似てＶＤＳの線型変化
領域であって、例えば図３に示されるように負荷直線り
がＶが入ると■Ｄｓ＝■Ｄ３ｓになることによって、ゲ
ートに入る信号をドレインで線型増幅することができる
。又、別の見方をすれば、図２のＢは電流の飽和する、
すなわち電流飽和領域である。この２つの基本的な特性
を巧妙に使い、目的とする演算増幅器を構成する。 ［０００８］
本発明の演算増幅器は、図４に示されるように基準電圧
源Ｃ１及びその電圧を受ける定電流バイアス部Ｄ、入力
部ミラー・ペア差動段Ｅ及びＦ、Ｅ及びＦの差動出力を
レベル・シフトしつつ増幅するレベルシフト増幅段Ｇ、
その出力をさらに増幅し所望の低インピーダンスで出力
する出力段Ｈとから構成される。Ｅ及びＦにＤの出力は
直列に接続され、全体として差動増幅器を構成する。基
準電圧源Ｃをいれる理由は、演算増幅器における電源電
圧変動、温度変動を極めて小さくさせるためである。例
えばＥおよびＦに生ずるオフセット電源の電源、温度に
よる変動は安定な基準電圧源Ｃと、定電流バイアス部り
により大幅に改善することができる。このような構成を
具体化した第１列が図５に示しである。 ［０００９］ 図５はＶＤＤ Ｖ、ＶＧＳＳ二電源種電源構成増幅器
である。図５について順次説明しよう。 ［００１０］ 基準電圧源Ｃは中間電圧■に対して基準電圧を発生させ
る。電源変動、温度変動に対して安定であるように、そ
の電圧は発生させねばならない。又、中間電圧■２がｖ
ＤＤとｖ８８の丁度中間の電位でなくとも安定な回路構
成を設定する。この要請とＭＯＳのみで構成するために
基準電圧はＭＯＳのスレッシュホルドの差を中間電圧Ｖ
に対し発生させる形式とする。 ［００１１］ Ｎチャネルトランジスタ１及び２は全く同じ特性の素子
であって、ｖＤＤ−ｖＳＳ＝■ とすると、その出力は
Ｖｓｓを基準としてｖｄｄ−■註なる。Ｎチャネルトｄ ランジスタ３及び４はコンダクタンス係数は等しいがス
レッシュホルドが違い、そのスレッシュホルドを３は■
とするとその出力ＶｓｔはＶｓｔ＝ｖＴＮ−■ＧＴＮ
＋Ｎ ■となる。このスレッシュホルドの違うＮチャネルトラ
ンジスタの製造はイオン打ち込みでチャネルドーピング
することによって造られる。通常のＣ−ＭＯＳょ、３１
＋ なるように比較的高濃度とし、ＶＧＴＮを得るためには
、例え（よ Ｐ をチャネルドーピングでゲートから打
ち込んで造ることができる。その時、３．４を同じゲー
ト膜厚、はぼ等しいチャネル長、チャネル幅にしてあれ
ば、３．４のトランジスタはコンダクタンス係数のほぼ
等しい、スレッシュホルドの違うトランジスタとするこ
とができ、又、温度特性もスレッシュホルドのシフトが
ネットな打ち込み量をＮ 電荷素置をＰ、単位ゲート
容量をＣとすると、Ｎｎｅｔ／Ｃｏｘ″″ｒあるｎｅｔ
’ ＯＸ
ために同等であると見て良く、コンダクタンス係数も同
等であると見てさしつかえない。 ［００１２］ ところが逆にＰ層を低濃度とし、１１Ｂ＋ｆヤネルドー
ピングで高いスレッシュホルドを得る方法はその方法が
非常に構造敏感であって、コンダクタンス係数、スレッ
シュホルドがその構造敏感性を反映し、３．４のトラン
ジスタのコンダク（Ｊ關干’１−ｄ／とＵｔ（ロノ タンス係数を論理的、実験的に補正して等しくすること
は難しい。またゲート膜厚を３で厚く、４で薄くコント
ロールする方法は、コンダクタンス係数はそのジオメト
リ−で同等にできるとしても、スレッシュホルドの温度
特性がゲート膜厚に依存するなめにこれも良くならない
。結局、最初に述べた方法で基準電圧を得ることかでき
る。以下、このようなチャネルドーピングによる低いス
レッシュホルドのトランジスタは図５のようにゲートに
破線をそえて表わすことにする。又Ｃの回路においてＮ
チャネルトランジスタを採用したのは、通常のＣ−ＭＯ
ＳではＰチャネルトランジスタのサブストレートＮが共
通であって、電源に浮がすことができるサブストレート
はＰだけだからである。さらに１．２のトランジスタの
特性を一致させるためにはボディ効果を生じない。サブ
ストレートソースの共通な使用が必要だからである。と
ころでＣの回路構成は図６のようにしても同様に行うこ
とができる。この回路では１８．２０のＮチャネルトラ
ンジスタのコンダクタンス係数の比と１９．２１のＰチ
ャネルトランジスタのコンダクタンス係数の比を一致さ
せることにより、１９．２１のＰチャネルトランジスタ
のスレッシュホルドの差を基準電圧として発生させるこ
とができる。この場合もスレッシュホルドの違ったもの
を造るためにはそもそも高濃度のＮ基盤を採用し低いス
レッシュホルドのトランジスタを造るためには例えば１
１Ｂ＋によりチャネルドーピングする。或はチャネルド
ーピングを１９．２１両方に施し、そのドーピング量を
１９と２１で変えてももちろん良い。このことは図５に
おける３、４についても言えることである。又、１８．
２０のトランジスタはゲートに破線をそえない高いスレ
ッシュホルドのものであっても良いし、ｖｇがｖｄｄ／
２の時は図５においてはＮチャネルトランジスター、２
は省略し、３のＮチャネルトランジスタのゲート電位を
Ｖ とすることができる。 ［００１３］ 次に０部基準電圧を受けてＤ部定電流バイアス回路は、
その基準電圧を中間電圧Ｖを基準とした値からｖ８８を
基準とした値に変換し、差動増幅器Ｅ、Ｆの定電流源９
のゲート電位を一定に保ち良好な定電流バイアスを達成
する。 ［００１４］ Ｎチャネルトランジスタ５及び７のコンダクタンス係数
の比とＰチャネルトラ１１開’ｆ−４−３７２υｔ（ｔ
５ノ ンジスタロ及び８のコンダクタンス係数の比を一致させ
ることにより、定電流源Ｎチャネルトランジスタ９のゲ
ート電圧は■ｓｓを基準として■ＴＮ−ＴＧＴＮとなる
。このようにするためにはスレッシュホルドを予め■
〉２■ＧＴＮとするようにＴＮ 選ぶ必要がある。Ｖ＝Ｖ −Ｖ としたことによっ
て定電流源９のゲート電位Ｇ ＴＮ ＧＴＮ が電源変動、温度変動に大して安定であって、その定電
流性は非常に安定となる。このトランジスタの定電流性
が効果的に発揮されるためには、図２ Ｂ定電流性が良
くなるように■、Ｎ−２ｖＧ、Ｎが演算増幅器の速度、
すなわちスルーレイトを所望の値より落さない範囲で少
なくすることが必要である。 ［００１５］ 次にＥ、Ｆ、及びトランジスタ９を含めた差動増幅段は
、本発明の最も特徴とする回路であり。演算増幅器の性
能はこの回路に依存するといっても過言ではない。Ｎチ
ャネルトランジスター０及び１２、Ｐチャネルトランジ
スター１及び１３はそれぞれ特性の全く等しいミラーペ
アーの素子である。従って１２のゲート電圧すなわち反
転入力Ｖ １０のゲート電圧すなわち非反転入力■
Ｎ１が等しし）１ゝ 同相入力の時は、それぞれの出力■Ｄ１と■ＤＮ１が等
しくなっている。Ｐチャネルトランジスター１のゲート
・ドレインが接続され、さらにそれが１３のゲー・トと
も接続されているためにミラーペアーの１１．１３はと
もに図２ Ｂの領域にあるからである。しかも同相入力
は出力として増幅されない。なぜなら、定電流源９に流
れ込む電流は一定であり、その半分ずつが、１１．１３
から流れ出すから１１．１３の実効ゲート電圧は一定で
あり、従って、■ 、■ が一定となりＮＩ Ｄｉ るからである。 ［００１６］ と考えられ、１２の実効ゲート電位増加は−（α／２）
１０の実効ゲート電位増加はα／２、従って１０
．１１のコンダクタンス係数がほぼ等しい時は１１、す
なわち１３の実効ゲート電位増加もα／２になることに
よって、１２．１３のドレイン接続端子の電圧Ｖ は１
２のトランジスタに電流をもつと流し込み、■３のトラ
ンジスタからはもつと流さないように移動し、そのシン
ク・ソースの−＝５６− 致する点で平衡となる効果的な差動入力の増幅をする。 １１開平４−３７２０７ （７） それは、図３におけるＬ の代わりに、Ｖ ＝ｖ のトランジスタ曲線をｖＤｓ＝
Ｖｄｄの点から対称に描きＧＳ Ｇ２Ｓ それを負荷曲線としたことにほぼ他ならず、Ｌの傾きが
ほぼ零であるような構成であり、その ［００１７］
源Ｃ１及びその電圧を受ける定電流バイアス部Ｄ、入力
部ミラー・ペア差動段Ｅ及びＦ、Ｅ及びＦの差動出力を
レベル・シフトしつつ増幅するレベルシフト増幅段Ｇ、
その出力をさらに増幅し所望の低インピーダンスで出力
する出力段Ｈとから構成される。Ｅ及びＦにＤの出力は
直列に接続され、全体として差動増幅器を構成する。基
準電圧源Ｃをいれる理由は、演算増幅器における電源電
圧変動、温度変動を極めて小さくさせるためである。例
えばＥおよびＦに生ずるオフセット電源の電源、温度に
よる変動は安定な基準電圧源Ｃと、定電流バイアス部り
により大幅に改善することができる。このような構成を
具体化した第１列が図５に示しである。 ［０００９］ 図５はＶＤＤ Ｖ、ＶＧＳＳ二電源種電源構成増幅器
である。図５について順次説明しよう。 ［００１０］ 基準電圧源Ｃは中間電圧■に対して基準電圧を発生させ
る。電源変動、温度変動に対して安定であるように、そ
の電圧は発生させねばならない。又、中間電圧■２がｖ
ＤＤとｖ８８の丁度中間の電位でなくとも安定な回路構
成を設定する。この要請とＭＯＳのみで構成するために
基準電圧はＭＯＳのスレッシュホルドの差を中間電圧Ｖ
に対し発生させる形式とする。 ［００１１］ Ｎチャネルトランジスタ１及び２は全く同じ特性の素子
であって、ｖＤＤ−ｖＳＳ＝■ とすると、その出力は
Ｖｓｓを基準としてｖｄｄ−■註なる。Ｎチャネルトｄ ランジスタ３及び４はコンダクタンス係数は等しいがス
レッシュホルドが違い、そのスレッシュホルドを３は■
とするとその出力ＶｓｔはＶｓｔ＝ｖＴＮ−■ＧＴＮ
＋Ｎ ■となる。このスレッシュホルドの違うＮチャネルトラ
ンジスタの製造はイオン打ち込みでチャネルドーピング
することによって造られる。通常のＣ−ＭＯＳょ、３１
＋ なるように比較的高濃度とし、ＶＧＴＮを得るためには
、例え（よ Ｐ をチャネルドーピングでゲートから打
ち込んで造ることができる。その時、３．４を同じゲー
ト膜厚、はぼ等しいチャネル長、チャネル幅にしてあれ
ば、３．４のトランジスタはコンダクタンス係数のほぼ
等しい、スレッシュホルドの違うトランジスタとするこ
とができ、又、温度特性もスレッシュホルドのシフトが
ネットな打ち込み量をＮ 電荷素置をＰ、単位ゲート
容量をＣとすると、Ｎｎｅｔ／Ｃｏｘ″″ｒあるｎｅｔ
’ ＯＸ
ために同等であると見て良く、コンダクタンス係数も同
等であると見てさしつかえない。 ［００１２］ ところが逆にＰ層を低濃度とし、１１Ｂ＋ｆヤネルドー
ピングで高いスレッシュホルドを得る方法はその方法が
非常に構造敏感であって、コンダクタンス係数、スレッ
シュホルドがその構造敏感性を反映し、３．４のトラン
ジスタのコンダク（Ｊ關干’１−ｄ／とＵｔ（ロノ タンス係数を論理的、実験的に補正して等しくすること
は難しい。またゲート膜厚を３で厚く、４で薄くコント
ロールする方法は、コンダクタンス係数はそのジオメト
リ−で同等にできるとしても、スレッシュホルドの温度
特性がゲート膜厚に依存するなめにこれも良くならない
。結局、最初に述べた方法で基準電圧を得ることかでき
る。以下、このようなチャネルドーピングによる低いス
レッシュホルドのトランジスタは図５のようにゲートに
破線をそえて表わすことにする。又Ｃの回路においてＮ
チャネルトランジスタを採用したのは、通常のＣ−ＭＯ
ＳではＰチャネルトランジスタのサブストレートＮが共
通であって、電源に浮がすことができるサブストレート
はＰだけだからである。さらに１．２のトランジスタの
特性を一致させるためにはボディ効果を生じない。サブ
ストレートソースの共通な使用が必要だからである。と
ころでＣの回路構成は図６のようにしても同様に行うこ
とができる。この回路では１８．２０のＮチャネルトラ
ンジスタのコンダクタンス係数の比と１９．２１のＰチ
ャネルトランジスタのコンダクタンス係数の比を一致さ
せることにより、１９．２１のＰチャネルトランジスタ
のスレッシュホルドの差を基準電圧として発生させるこ
とができる。この場合もスレッシュホルドの違ったもの
を造るためにはそもそも高濃度のＮ基盤を採用し低いス
レッシュホルドのトランジスタを造るためには例えば１
１Ｂ＋によりチャネルドーピングする。或はチャネルド
ーピングを１９．２１両方に施し、そのドーピング量を
１９と２１で変えてももちろん良い。このことは図５に
おける３、４についても言えることである。又、１８．
２０のトランジスタはゲートに破線をそえない高いスレ
ッシュホルドのものであっても良いし、ｖｇがｖｄｄ／
２の時は図５においてはＮチャネルトランジスター、２
は省略し、３のＮチャネルトランジスタのゲート電位を
Ｖ とすることができる。 ［００１３］ 次に０部基準電圧を受けてＤ部定電流バイアス回路は、
その基準電圧を中間電圧Ｖを基準とした値からｖ８８を
基準とした値に変換し、差動増幅器Ｅ、Ｆの定電流源９
のゲート電位を一定に保ち良好な定電流バイアスを達成
する。 ［００１４］ Ｎチャネルトランジスタ５及び７のコンダクタンス係数
の比とＰチャネルトラ１１開’ｆ−４−３７２υｔ（ｔ
５ノ ンジスタロ及び８のコンダクタンス係数の比を一致させ
ることにより、定電流源Ｎチャネルトランジスタ９のゲ
ート電圧は■ｓｓを基準として■ＴＮ−ＴＧＴＮとなる
。このようにするためにはスレッシュホルドを予め■
〉２■ＧＴＮとするようにＴＮ 選ぶ必要がある。Ｖ＝Ｖ −Ｖ としたことによっ
て定電流源９のゲート電位Ｇ ＴＮ ＧＴＮ が電源変動、温度変動に大して安定であって、その定電
流性は非常に安定となる。このトランジスタの定電流性
が効果的に発揮されるためには、図２ Ｂ定電流性が良
くなるように■、Ｎ−２ｖＧ、Ｎが演算増幅器の速度、
すなわちスルーレイトを所望の値より落さない範囲で少
なくすることが必要である。 ［００１５］ 次にＥ、Ｆ、及びトランジスタ９を含めた差動増幅段は
、本発明の最も特徴とする回路であり。演算増幅器の性
能はこの回路に依存するといっても過言ではない。Ｎチ
ャネルトランジスター０及び１２、Ｐチャネルトランジ
スター１及び１３はそれぞれ特性の全く等しいミラーペ
アーの素子である。従って１２のゲート電圧すなわち反
転入力Ｖ １０のゲート電圧すなわち非反転入力■
Ｎ１が等しし）１ゝ 同相入力の時は、それぞれの出力■Ｄ１と■ＤＮ１が等
しくなっている。Ｐチャネルトランジスター１のゲート
・ドレインが接続され、さらにそれが１３のゲー・トと
も接続されているためにミラーペアーの１１．１３はと
もに図２ Ｂの領域にあるからである。しかも同相入力
は出力として増幅されない。なぜなら、定電流源９に流
れ込む電流は一定であり、その半分ずつが、１１．１３
から流れ出すから１１．１３の実効ゲート電圧は一定で
あり、従って、■ 、■ が一定となりＮＩ Ｄｉ るからである。 ［００１６］ と考えられ、１２の実効ゲート電位増加は−（α／２）
１０の実効ゲート電位増加はα／２、従って１０
．１１のコンダクタンス係数がほぼ等しい時は１１、す
なわち１３の実効ゲート電位増加もα／２になることに
よって、１２．１３のドレイン接続端子の電圧Ｖ は１
２のトランジスタに電流をもつと流し込み、■３のトラ
ンジスタからはもつと流さないように移動し、そのシン
ク・ソースの−＝５６− 致する点で平衡となる効果的な差動入力の増幅をする。 １１開平４−３７２０７ （７） それは、図３におけるＬ の代わりに、Ｖ ＝ｖ のトランジスタ曲線をｖＤｓ＝
Ｖｄｄの点から対称に描きＧＳ Ｇ２Ｓ それを負荷曲線としたことにほぼ他ならず、Ｌの傾きが
ほぼ零であるような構成であり、その ［００１７］
【数１】
［００１８］
なる信号が増幅されたことになるからである。従って、
その差動増幅器の同相抑圧比は高く、さらに定電流源９
のゲート電圧が電源変動、温度変動に対し安定であるた
めに、同相抑圧比のそれも安定である。ｖｓｌ、ｖｓＮ
ｌはオフセット調整用端子で、図７のように３端子可変
抵抗で調整してもよいし、図８のように２２．２３の抵
抗を半導体内の拡散抵抗、多結晶シリコン抵抗等でモノ
シックに構成しトランジスタ１１、抵抗２２と、トラン
ジスタ１３、抵抗２３間とを外部で２端子可変抵抗で調
整することもできる。 ［００１９］ 又、図５においてトランジスタ１０．１２とトランジス
タ９の間に図７の回路を設けてもよい。即ち、トランジ
スタ１０のソースを図７のｖｓＮｌに、トランジスタ１
２のソースを図７のｖｓｌに接続詞、トランジスタ９の
ドレインを図７のＶ叩に接続しても同様の効果が得られ
る。 ［００２０］ 又、このようなオフセット電圧をそもそも低く押える設
計上の工夫も大切である。例えば、素子１０．１２を例
にとると、それは図９（ａ）を改善した図９（ｂ）に示
されるように素子を２つずつ点対称に配置することによ
って、素子の特性を決めるコンダクタンス係数（移動度
、ゲート膜厚、チャネル長、チャネル幅） スレッシュ
ホルド、それに、図２Ｂ領域の（α■Ｄｓ／α■Ｄｓ）
■Ｇ＝一定で与えられる飽和抵抗をも、はぼそろえるこ
とができる。それは、ウェハー内における特性の分布の
偏りを補正することができるからである。さらに素子の
パター１Ｊ開干４−、ｊ／とＵｌ（ロノ ン上の問題の上に、もう−点、演算増幅器のスルー・レ
イトを所望の値より落さない範囲で、差動増幅段の定電
流値を小さく、すなわち定電流源９の実効ゲートたれて
いることと、コンダクタンス係数が図９（ｂ）の考慮か
らばらつきが低く押えられることで、オフセット電圧の
電源変動、ひいては電源変動除去比も向上させることが
できる。温度変動もコンダクタンス係数のばらつきが低
く押えられることと、９の実効ゲート電圧が小さくされ
ていることから向上させることができる。さらに、差動
入力素子がＮチャネルトランジスタであることから、下
は２■ のやや下から上はｖＤＤのほぼ上までの入力を
入れることができる。さらにＴＮ 下をｖＧＴＮのやや下までの入力に向上させるためには
、ボディ効果によるスレッシュホルドの増減から来るオ
フセットの変動をあまり問題としなければ、図１０の如
く２４．２５のサブストレートをｖｓｓにすることがで
きる。 ［００２１］ 次に、差動増幅段の出力を受けてレベル・シフト回路Ｇ
は差動出力のレベルをシフトしつつ、さらに増幅する。 同時に、差動増幅部、定電流源、レベル・シフト回路を
含む系全体としての変動、例えば温度、電源の変動は、
増幅しない。なぜなら、それらの要因に対してＮチャネ
ルトランジスタ１４、Ｐチャネルトランジスタ１５がそ
れぞれのソースからドレイン方向に見て同方向に変動す
るなめに出力ＶＬが変化しないからである。又、ここで
も、増幅の仕方は図３において■ ＝ｖ のトランジス
タ曲線を■Ｄｓ＝■ｄｄの点から対称に描き、その曲線
にＧＳ Ｇ２Ｓ 対してＶＧｓ＝■Ｇ２ｓの曲線を負荷曲線としたことに
ほぼ他ならず、その増幅率は高い。 ［００２２］ 最後に、■Ｌの出力を受けて出力バッファを構成するＮ
チャネルトランジスタ１６、Ｐチャネルトランジスタ１
７のインバータが入力を増幅しつつ出力する。 １６．１７とも高いスレッシュホルドとしたのは、出力
Ｖｏの線型増幅の範囲を広げるためで、出力インピーダ
ンスを下げる方に重点が置かれるならば、チャネル長を
他の増幅段より小さくするか、或いは図１１のように２
６．２７をチャネル・ドーピングによる低いスレッシュ
ホルドにすることができる。さらに出力回路のゲインを
犠牲にしても低インピーダンス出力とするためには、図
１２のように２８．２９Ｎチヤネルトタンジスタによる
ソース・フォロワー出力構成ができる。この２９のサブ
ストレートはソースと共通にしなくともｖｓｓに接続す
ることでほぼ同様の効果を得ることができる。 ［００２３］ 又、Ｃ−ＭＯＳではＮチャネルサブストレートを形成す
るＰ層を使ってコネクタ接地ＮＰＮのエミッタフォロア
回路が同時に造られるため、これに抵抗体として拡散或
いは多結晶シリコンを接続するか、例えば図１２２８の
如くＮチャネルＭＯ８を負荷とする等して低インピーダ
ンスエミックフォロア出力回路も可能である。 ［００２４］ 図５の演算増幅器を差動増幅器として用い、Ｖｏと■１
、■Ｎ１間で帰還をかけない構成ならば問題はないが、
帰還をかける形式で問題となるのは発振に対する安定性
である。周波数補正コンデンサーをつけて補正する場合
には、図１３（ａ）（ｂ）のように３０．３１のコンデ
ンサーをつけることで補正される。もちろん、３０のＶ
ＤＤはＶｓｓ或はｖ２に替え得る。又、３１の方が３０
に比べて同じ周波数補正ではレベルシフト段の増幅重分
の１にほぼ容量を小さくできる。さらにボルテージ・フ
ォロワーのように最も発振の起り易い場合には、出力回
路のゲインを犠牲にして直接■、を出力としたり、或い
は出力回路のチャネル長を他の増幅段より小さくとるか
、若しくは図１１のように増幅する範囲をかなり狭くし
てゲインを下げたり、図１２のように出力回路ゲインを
４Ｘさく、例えば１にしてしまったりすれば、さらに補
正容量は出力回路のゲイン分の１に小さくできる。 この場合で図１３（ｂ）の形をとるものと、例えばＶか
ら■１に容量帰還するなどの補正の場合では、その補正
用コンデンサーを図１４の如＜ＭＯ３型容量でモノリシ
ックに造り込むことができる。図１４においては、３２
はＮ基盤で３３はＰＭ濃度領域、３４はゲート酸化膜、
３５は配線用のメタル例えばアルミニウム、３６はＰ領
域とのコンタクトで、アルミニウム、基盤の半導体例え
ばシリコンとのアロイ形成領域である。この容量の分布
は集中定数で表わすと、図１５のように形成されるカミ
容量３７は、その単位面積容量カミゲート酸化膜の誘電
率をεＯＸ、膜厚をγとすると、Ｅ ｏ ｘ ／γで与
えられるから、χを小さくすれば容量は大きくなるが、
チャネルドーピングに適する膜厚はほぼ１００ＯＡ内外
以下であるために、他のＭＯＳ）ランジスタ素子のゲー
ト膜形成時に同時に造りこむことができ、又容量３８は
Ｐ拡散層が通常１〜数μであって、基盤例えばシリコン
の誘電率がゲート膜のそれに比して犬といえども、３２
の基盤濃度がそれほど高くないなめに３７＞３８である
。従って、図１５における端子３５．３６は、図１３
（ｂ）の場合テハ■Ｄ１、■、どちらにしても良く、３
５が■、１に３６がｖＬの時は１５のトランジスタと共
通に造ることができる。ドレインが３３にゲートが３５
になるからである。又、容量３８の寄生が問題となる時
は、３５はＶに、３６はｖ、１とする方が良く、又入力
に容量帰還する形式では、３５はＶｏに、３６は■１に
する方が良い。通常のＣ−ＭＯＳでは又、容量としてＮ
チャネル領域も使用することが出来、図１４で３２をＰ
−に３３をＮ＋にすればてきる。 ［００２５］ ところで、図５から図１５までの本発明の演算増幅器は
又、通常のＣ−ＭＯＳがＮ基盤上に製造されるのをＰ基
盤に代えて製造しても何らそこなわれるものではない。 その時は、拡散形式をＰをＮに、ＮをＰにし、コンダク
タンスの形式をＰチャネルはＮチャネルに、Ｎチャネル
はＰチャネルに各々代えるだけである［００２６］ 又、Ｅ、Ｆ、Ｇ、ＨはチャネルドーピングをＰ、Ｎいず
れか若しくはＰ、Ｎ両方ともしないＭＯＳ）ランジスタ
でも構成はできるし、チャネルドーピングにしてもＰチ
ャネル若しくはＮチャネルのみの一方だけで図５から図
１５までの本発明を製造し得る。 ［００２７］ 例えば、イオン打ち込みは１１Ｂ＋だけにしてＣ回路を
図６で構成し、Ｎチャネルのゲート破線をとり、そもそ
もＰチャネルのチャネルドーピングに合わせて低いスレ
ッシュホルドのものを造る類である。 ［００２８］ 雑音に対する安定性を向上させるためには、トランジス
タのゲート膜厚を薄くゲート面積を大きくとることであ
る。ゲート膜厚を薄くすることは飽和抵抗を向上させる
ことからゲインも高くなり、ゲート面積を大きくとるこ
とは、やはり飽和抵抗がチャネル長の増大に伴って向上
することからゲインを高くする。Ｃ−ＭＯＳによる３段
増幅段構成では、演算増幅器はゲート膜厚１０００Ａ内
外以下、チャネル長をマスク上で１０μ以上とデジタル
のロジックサイズより大きく基盤濃度を１０１４／Ｃｍ
３以上とするアルミゲートトランジスタ構成で、オープ
ンループゲインを１０４倍以上とることができるし、電
源電圧も素子の電気的絶縁を施すダイオードの逆方向リ
ークを減少させるためにそのストッパー間隔を２μ以上
とすれば５ｖ以上の構成となる。 ［００２９，］ 又、上記発明は差動増幅器として使用することができ、
その使い方は、Ｃ或いはＤと合わせて、若しくは適当な
バイアス回路と９のみ含めて単独に差動段のみの使い方
、レベルシフト回路まで含めての使い方、出力回路まで
含めての使い方の他、レベルシフト段の出力に差動段を
接続しての使い方、差動段に差動段を接続しての使い方
等、幾つか用途に合わせて使うことができる。又、コン
パレーターとして、三信号を比較することにも使用でき
るし、■ＤＤ以上入力電圧は、ボルテージフォロアーで
はカットする、いわば整流器としても使用できる。 ［ＯＣ）３０１ 次に、■ＤＤ−ｖＳＳ−電源使用の演算増幅器は、図５
或いは図６における基準電圧源Ｃ，Ｄをそれぞれ図１６
、図１７の様にすることで可能である。図１６において
は、図５における全く特性の等しいＮチャネルトランジ
スタ１．２のうち１のゲートをドレインと接続すること
で内部に中間電圧をつくり、５のソースをこれと接続し
、５による電流の増加を５と全く特性の等しい３９を新
たに１と並列させて接続することでその中間電圧を安定
化させている。なぜなら、５の実効ゲートは３９の実効
ゲート電圧になるからである。図１７においては、全く
の特性の等しい４０．４１のＮチャネルトランジスタで
中間電圧をつくり、５のソースをこれと接続し、５によ
る電流の増加を５と全く特性の等しい４２を新たに４０
（Ｊ開’ｉ’４−；！ｒｉどＵｌ（ｌＺ）と並列させて
接続することでその中間電圧を安定化させている。この
図１６、図１７においても先述した注意、すなわちＮ基
盤からではなく、Ｐ基盤でＭＯＳを造った場合のこと、
さらにチャネルドーピングの施し方の有無は有効である
。 例えば、図１６、図５のＥ、Ｆ、Ｇ、Ｈにおいてイオン
打ち込みとして、例えば３１Ｐ＋、みを使用し、Ｐチャ
ネルトランジスタのゲートの破線をとり、チャネルドー
ピングされるＮチャネルトランジスタのスレッシュホル
ドに合わせてＰチャネルトランジスタのスレッシュホル
ドを合わせ、Ｎ基盤の濃度を決定するとか図１７におい
て、４０．４１はチャネルドーピングしないＮチャネル
トランジスタとするとか、或いは図１７、図５のＥＳＦ
、ＧＳＨにおいて、イオン打ち込みとして、例えば１１
Ｂ＋ｏみを使用し、Ｎチャネルトランジスタのゲート破
線をとり、チャネルドーピングされるＰチャネルトラン
ジスタのスレッシュホルドに合わせて、Ｎチャネルトラ
ンジスタのＰ層の濃度を決定する類である。又、このよ
うな−電源使用ができると、微小信号の増幅で外部ＧＮ
ＤをｖＤＤとする非常に興味ある構成がとれる。又、先
述した差動増幅器、コンパレータ、整流器等の使用もも
ちろん可能である。 ［００３１］
その差動増幅器の同相抑圧比は高く、さらに定電流源９
のゲート電圧が電源変動、温度変動に対し安定であるた
めに、同相抑圧比のそれも安定である。ｖｓｌ、ｖｓＮ
ｌはオフセット調整用端子で、図７のように３端子可変
抵抗で調整してもよいし、図８のように２２．２３の抵
抗を半導体内の拡散抵抗、多結晶シリコン抵抗等でモノ
シックに構成しトランジスタ１１、抵抗２２と、トラン
ジスタ１３、抵抗２３間とを外部で２端子可変抵抗で調
整することもできる。 ［００１９］ 又、図５においてトランジスタ１０．１２とトランジス
タ９の間に図７の回路を設けてもよい。即ち、トランジ
スタ１０のソースを図７のｖｓＮｌに、トランジスタ１
２のソースを図７のｖｓｌに接続詞、トランジスタ９の
ドレインを図７のＶ叩に接続しても同様の効果が得られ
る。 ［００２０］ 又、このようなオフセット電圧をそもそも低く押える設
計上の工夫も大切である。例えば、素子１０．１２を例
にとると、それは図９（ａ）を改善した図９（ｂ）に示
されるように素子を２つずつ点対称に配置することによ
って、素子の特性を決めるコンダクタンス係数（移動度
、ゲート膜厚、チャネル長、チャネル幅） スレッシュ
ホルド、それに、図２Ｂ領域の（α■Ｄｓ／α■Ｄｓ）
■Ｇ＝一定で与えられる飽和抵抗をも、はぼそろえるこ
とができる。それは、ウェハー内における特性の分布の
偏りを補正することができるからである。さらに素子の
パター１Ｊ開干４−、ｊ／とＵｌ（ロノ ン上の問題の上に、もう−点、演算増幅器のスルー・レ
イトを所望の値より落さない範囲で、差動増幅段の定電
流値を小さく、すなわち定電流源９の実効ゲートたれて
いることと、コンダクタンス係数が図９（ｂ）の考慮か
らばらつきが低く押えられることで、オフセット電圧の
電源変動、ひいては電源変動除去比も向上させることが
できる。温度変動もコンダクタンス係数のばらつきが低
く押えられることと、９の実効ゲート電圧が小さくされ
ていることから向上させることができる。さらに、差動
入力素子がＮチャネルトランジスタであることから、下
は２■ のやや下から上はｖＤＤのほぼ上までの入力を
入れることができる。さらにＴＮ 下をｖＧＴＮのやや下までの入力に向上させるためには
、ボディ効果によるスレッシュホルドの増減から来るオ
フセットの変動をあまり問題としなければ、図１０の如
く２４．２５のサブストレートをｖｓｓにすることがで
きる。 ［００２１］ 次に、差動増幅段の出力を受けてレベル・シフト回路Ｇ
は差動出力のレベルをシフトしつつ、さらに増幅する。 同時に、差動増幅部、定電流源、レベル・シフト回路を
含む系全体としての変動、例えば温度、電源の変動は、
増幅しない。なぜなら、それらの要因に対してＮチャネ
ルトランジスタ１４、Ｐチャネルトランジスタ１５がそ
れぞれのソースからドレイン方向に見て同方向に変動す
るなめに出力ＶＬが変化しないからである。又、ここで
も、増幅の仕方は図３において■ ＝ｖ のトランジス
タ曲線を■Ｄｓ＝■ｄｄの点から対称に描き、その曲線
にＧＳ Ｇ２Ｓ 対してＶＧｓ＝■Ｇ２ｓの曲線を負荷曲線としたことに
ほぼ他ならず、その増幅率は高い。 ［００２２］ 最後に、■Ｌの出力を受けて出力バッファを構成するＮ
チャネルトランジスタ１６、Ｐチャネルトランジスタ１
７のインバータが入力を増幅しつつ出力する。 １６．１７とも高いスレッシュホルドとしたのは、出力
Ｖｏの線型増幅の範囲を広げるためで、出力インピーダ
ンスを下げる方に重点が置かれるならば、チャネル長を
他の増幅段より小さくするか、或いは図１１のように２
６．２７をチャネル・ドーピングによる低いスレッシュ
ホルドにすることができる。さらに出力回路のゲインを
犠牲にしても低インピーダンス出力とするためには、図
１２のように２８．２９Ｎチヤネルトタンジスタによる
ソース・フォロワー出力構成ができる。この２９のサブ
ストレートはソースと共通にしなくともｖｓｓに接続す
ることでほぼ同様の効果を得ることができる。 ［００２３］ 又、Ｃ−ＭＯＳではＮチャネルサブストレートを形成す
るＰ層を使ってコネクタ接地ＮＰＮのエミッタフォロア
回路が同時に造られるため、これに抵抗体として拡散或
いは多結晶シリコンを接続するか、例えば図１２２８の
如くＮチャネルＭＯ８を負荷とする等して低インピーダ
ンスエミックフォロア出力回路も可能である。 ［００２４］ 図５の演算増幅器を差動増幅器として用い、Ｖｏと■１
、■Ｎ１間で帰還をかけない構成ならば問題はないが、
帰還をかける形式で問題となるのは発振に対する安定性
である。周波数補正コンデンサーをつけて補正する場合
には、図１３（ａ）（ｂ）のように３０．３１のコンデ
ンサーをつけることで補正される。もちろん、３０のＶ
ＤＤはＶｓｓ或はｖ２に替え得る。又、３１の方が３０
に比べて同じ周波数補正ではレベルシフト段の増幅重分
の１にほぼ容量を小さくできる。さらにボルテージ・フ
ォロワーのように最も発振の起り易い場合には、出力回
路のゲインを犠牲にして直接■、を出力としたり、或い
は出力回路のチャネル長を他の増幅段より小さくとるか
、若しくは図１１のように増幅する範囲をかなり狭くし
てゲインを下げたり、図１２のように出力回路ゲインを
４Ｘさく、例えば１にしてしまったりすれば、さらに補
正容量は出力回路のゲイン分の１に小さくできる。 この場合で図１３（ｂ）の形をとるものと、例えばＶか
ら■１に容量帰還するなどの補正の場合では、その補正
用コンデンサーを図１４の如＜ＭＯ３型容量でモノリシ
ックに造り込むことができる。図１４においては、３２
はＮ基盤で３３はＰＭ濃度領域、３４はゲート酸化膜、
３５は配線用のメタル例えばアルミニウム、３６はＰ領
域とのコンタクトで、アルミニウム、基盤の半導体例え
ばシリコンとのアロイ形成領域である。この容量の分布
は集中定数で表わすと、図１５のように形成されるカミ
容量３７は、その単位面積容量カミゲート酸化膜の誘電
率をεＯＸ、膜厚をγとすると、Ｅ ｏ ｘ ／γで与
えられるから、χを小さくすれば容量は大きくなるが、
チャネルドーピングに適する膜厚はほぼ１００ＯＡ内外
以下であるために、他のＭＯＳ）ランジスタ素子のゲー
ト膜形成時に同時に造りこむことができ、又容量３８は
Ｐ拡散層が通常１〜数μであって、基盤例えばシリコン
の誘電率がゲート膜のそれに比して犬といえども、３２
の基盤濃度がそれほど高くないなめに３７＞３８である
。従って、図１５における端子３５．３６は、図１３
（ｂ）の場合テハ■Ｄ１、■、どちらにしても良く、３
５が■、１に３６がｖＬの時は１５のトランジスタと共
通に造ることができる。ドレインが３３にゲートが３５
になるからである。又、容量３８の寄生が問題となる時
は、３５はＶに、３６はｖ、１とする方が良く、又入力
に容量帰還する形式では、３５はＶｏに、３６は■１に
する方が良い。通常のＣ−ＭＯＳでは又、容量としてＮ
チャネル領域も使用することが出来、図１４で３２をＰ
−に３３をＮ＋にすればてきる。 ［００２５］ ところで、図５から図１５までの本発明の演算増幅器は
又、通常のＣ−ＭＯＳがＮ基盤上に製造されるのをＰ基
盤に代えて製造しても何らそこなわれるものではない。 その時は、拡散形式をＰをＮに、ＮをＰにし、コンダク
タンスの形式をＰチャネルはＮチャネルに、Ｎチャネル
はＰチャネルに各々代えるだけである［００２６］ 又、Ｅ、Ｆ、Ｇ、ＨはチャネルドーピングをＰ、Ｎいず
れか若しくはＰ、Ｎ両方ともしないＭＯＳ）ランジスタ
でも構成はできるし、チャネルドーピングにしてもＰチ
ャネル若しくはＮチャネルのみの一方だけで図５から図
１５までの本発明を製造し得る。 ［００２７］ 例えば、イオン打ち込みは１１Ｂ＋だけにしてＣ回路を
図６で構成し、Ｎチャネルのゲート破線をとり、そもそ
もＰチャネルのチャネルドーピングに合わせて低いスレ
ッシュホルドのものを造る類である。 ［００２８］ 雑音に対する安定性を向上させるためには、トランジス
タのゲート膜厚を薄くゲート面積を大きくとることであ
る。ゲート膜厚を薄くすることは飽和抵抗を向上させる
ことからゲインも高くなり、ゲート面積を大きくとるこ
とは、やはり飽和抵抗がチャネル長の増大に伴って向上
することからゲインを高くする。Ｃ−ＭＯＳによる３段
増幅段構成では、演算増幅器はゲート膜厚１０００Ａ内
外以下、チャネル長をマスク上で１０μ以上とデジタル
のロジックサイズより大きく基盤濃度を１０１４／Ｃｍ
３以上とするアルミゲートトランジスタ構成で、オープ
ンループゲインを１０４倍以上とることができるし、電
源電圧も素子の電気的絶縁を施すダイオードの逆方向リ
ークを減少させるためにそのストッパー間隔を２μ以上
とすれば５ｖ以上の構成となる。 ［００２９，］ 又、上記発明は差動増幅器として使用することができ、
その使い方は、Ｃ或いはＤと合わせて、若しくは適当な
バイアス回路と９のみ含めて単独に差動段のみの使い方
、レベルシフト回路まで含めての使い方、出力回路まで
含めての使い方の他、レベルシフト段の出力に差動段を
接続しての使い方、差動段に差動段を接続しての使い方
等、幾つか用途に合わせて使うことができる。又、コン
パレーターとして、三信号を比較することにも使用でき
るし、■ＤＤ以上入力電圧は、ボルテージフォロアーで
はカットする、いわば整流器としても使用できる。 ［ＯＣ）３０１ 次に、■ＤＤ−ｖＳＳ−電源使用の演算増幅器は、図５
或いは図６における基準電圧源Ｃ，Ｄをそれぞれ図１６
、図１７の様にすることで可能である。図１６において
は、図５における全く特性の等しいＮチャネルトランジ
スタ１．２のうち１のゲートをドレインと接続すること
で内部に中間電圧をつくり、５のソースをこれと接続し
、５による電流の増加を５と全く特性の等しい３９を新
たに１と並列させて接続することでその中間電圧を安定
化させている。なぜなら、５の実効ゲートは３９の実効
ゲート電圧になるからである。図１７においては、全く
の特性の等しい４０．４１のＮチャネルトランジスタで
中間電圧をつくり、５のソースをこれと接続し、５によ
る電流の増加を５と全く特性の等しい４２を新たに４０
（Ｊ開’ｉ’４−；！ｒｉどＵｌ（ｌＺ）と並列させて
接続することでその中間電圧を安定化させている。この
図１６、図１７においても先述した注意、すなわちＮ基
盤からではなく、Ｐ基盤でＭＯＳを造った場合のこと、
さらにチャネルドーピングの施し方の有無は有効である
。 例えば、図１６、図５のＥ、Ｆ、Ｇ、Ｈにおいてイオン
打ち込みとして、例えば３１Ｐ＋、みを使用し、Ｐチャ
ネルトランジスタのゲートの破線をとり、チャネルドー
ピングされるＮチャネルトランジスタのスレッシュホル
ドに合わせてＰチャネルトランジスタのスレッシュホル
ドを合わせ、Ｎ基盤の濃度を決定するとか図１７におい
て、４０．４１はチャネルドーピングしないＮチャネル
トランジスタとするとか、或いは図１７、図５のＥＳＦ
、ＧＳＨにおいて、イオン打ち込みとして、例えば１１
Ｂ＋ｏみを使用し、Ｎチャネルトランジスタのゲート破
線をとり、チャネルドーピングされるＰチャネルトラン
ジスタのスレッシュホルドに合わせて、Ｎチャネルトラ
ンジスタのＰ層の濃度を決定する類である。又、このよ
うな−電源使用ができると、微小信号の増幅で外部ＧＮ
ＤをｖＤＤとする非常に興味ある構成がとれる。又、先
述した差動増幅器、コンパレータ、整流器等の使用もも
ちろん可能である。 ［００３１］
いずれにしても、上記発明によって、Ｃ−ＭＯＳによる
差動、演算、コンパレータ、整流等のアナログ回路が論
理回路等のデジタル回路と同−ＭＯＳチップ上にモノリ
シックに造ることができる。更に、本発明では差動増幅
幅を構成するトランジスタ１１．１３のゲート電極を、
一方のトランジスタのドレイン電極に接続したので、両
トランジスタを共に飽和領域で作動させることができる
。しかも両トランジスタのゲート電極が共通接続されて
いることから、飽和領域でのドレイン電流がほぼゲート
電圧のみに依存する性質により両トランジスタのドレイ
ン電流が等しくなり、この結果、トランジスタ１０．１
２はゲート電圧が相違しても等しい電流が流れるように
作用するので差動増幅段の出力ｖＤ１は大きな利益を得
ることができる。
差動、演算、コンパレータ、整流等のアナログ回路が論
理回路等のデジタル回路と同−ＭＯＳチップ上にモノリ
シックに造ることができる。更に、本発明では差動増幅
幅を構成するトランジスタ１１．１３のゲート電極を、
一方のトランジスタのドレイン電極に接続したので、両
トランジスタを共に飽和領域で作動させることができる
。しかも両トランジスタのゲート電極が共通接続されて
いることから、飽和領域でのドレイン電流がほぼゲート
電圧のみに依存する性質により両トランジスタのドレイ
ン電流が等しくなり、この結果、トランジスタ１０．１
２はゲート電圧が相違しても等しい電流が流れるように
作用するので差動増幅段の出力ｖＤ１は大きな利益を得
ることができる。
【図面の簡単な説明】
【図ＩＩＭＯ３を表わす図。
【図２】図ＩＭＯ５の電流−電圧特性を示す図。
【図３】図１．２ＭＯ３の増幅の方法を示す図。
【図４】本発明の演算増幅器の説明図。
【図５】本発明の演算増幅器の一具体例を示す図。
【図６】〜【図１５】図５本発明の演算増幅器の他の具
体例、バリエーション、あるいは説明図。 【図１６】 【図１７】本発明の演算増幅器のもう一つ
の具体例を示す図。 【符号の説明】 Ｇ・ ・ゲート Ｓ・ ・ソース Ｄ・ ドレイン ■Ｄｓ ドレイン・ソース間電流■Ｄｓ
ドレイン・ソース間電圧Ｌ・ Ｃ・ Ｄ・ ＥＦ・ Ｇ・ Ｈ・ ｖＤＤ゛ｖＳＳ ■１・■ＮＩ ■ＳＴ Ｇ 電圧 負荷直線 基準電圧源 定電流バイアス部 入力ミラーペアー差動段 レベルシフト増幅段 出力段 電源のプラス・マイナス電位 反転、非反転入力電圧或いはその端子 中間電圧電位或いはその端子 基準電圧或いはその端子 定電流源のゲート電圧或いはその端子 ■Ｄ１゛ＶＤＮ１ ｖＳ１゛ＶＳＮ１ ■Ｌ ■０ ８１０・Ｇ１０・Ｄｌｏ 反転、非反転入力部トランジスタのドレイン電圧或いは
その端子 Ｅ、Ｆ差動段Ｐチャネルトランジスタのソース電圧或い
はその端子 レベル・シフト段出力電圧或いはその端子出力段電力或
いはその端子 Ｎチャネルトランジスタ１０の各ソースゲート ドレイン Ｓ１２・Ｇ１２・ １〜５、 ３８・ ・Ｎチャネルトランジスタ１２の各ソース・ゲート ド
レイン９．１０．１２．１４．１６．１８．２０．２４
〜２６．２８．４０〜４２ ・Ｎチャネルトランジスタ １３．１５．１７．１９．２１．２７ ・Ｐチャネルトランジスタ ・モノリシックに造られる抵抗 ・コンデンサー ・ＮＰ拡散層 ・ゲート酸化膜 ・ゲート上メタル配線 ３３とのコンタクト ・モノリシックに形成されるコンデンサー６．８．１１
、 【書類芯】 図面 【図２】 【図３】 【図４】 【図５】 【図６】 【図９】 【図１０１ １Ｊ開’ｆ’４−３−ｉヱ（Ｊｌ（１６〕【図１２】 【図１３】 １１開平４−３７２０７ （、ＩＷ） 【図１５】 【図１６】 【書類名】 手続補正書 【整理番号］ ４３６５６ 【提出日】 平成３年１月１１日【あて先】
特許庁長官 殿【事件の表示】 【出願番号】 【発明の名称】 【補正をする者】 【事件との関係】 【識別番号】 【住所又は居所】 【氏名又は名称】 【代表者】 【代理人】 【識別番号】 【弁理士】 【氏名又は名称】 鈴木喜三部 【就業場所郵便番号】１６３ 【就業場所】 東京都新宿区西新宿２丁目４番１号
セイコーエフソン株式会社内 ３３４８−８５３１内線２６１０〜２６１５平成２年特
許願第４０２４５３号 演算増幅器
体例、バリエーション、あるいは説明図。 【図１６】 【図１７】本発明の演算増幅器のもう一つ
の具体例を示す図。 【符号の説明】 Ｇ・ ・ゲート Ｓ・ ・ソース Ｄ・ ドレイン ■Ｄｓ ドレイン・ソース間電流■Ｄｓ
ドレイン・ソース間電圧Ｌ・ Ｃ・ Ｄ・ ＥＦ・ Ｇ・ Ｈ・ ｖＤＤ゛ｖＳＳ ■１・■ＮＩ ■ＳＴ Ｇ 電圧 負荷直線 基準電圧源 定電流バイアス部 入力ミラーペアー差動段 レベルシフト増幅段 出力段 電源のプラス・マイナス電位 反転、非反転入力電圧或いはその端子 中間電圧電位或いはその端子 基準電圧或いはその端子 定電流源のゲート電圧或いはその端子 ■Ｄ１゛ＶＤＮ１ ｖＳ１゛ＶＳＮ１ ■Ｌ ■０ ８１０・Ｇ１０・Ｄｌｏ 反転、非反転入力部トランジスタのドレイン電圧或いは
その端子 Ｅ、Ｆ差動段Ｐチャネルトランジスタのソース電圧或い
はその端子 レベル・シフト段出力電圧或いはその端子出力段電力或
いはその端子 Ｎチャネルトランジスタ１０の各ソースゲート ドレイン Ｓ１２・Ｇ１２・ １〜５、 ３８・ ・Ｎチャネルトランジスタ１２の各ソース・ゲート ド
レイン９．１０．１２．１４．１６．１８．２０．２４
〜２６．２８．４０〜４２ ・Ｎチャネルトランジスタ １３．１５．１７．１９．２１．２７ ・Ｐチャネルトランジスタ ・モノリシックに造られる抵抗 ・コンデンサー ・ＮＰ拡散層 ・ゲート酸化膜 ・ゲート上メタル配線 ３３とのコンタクト ・モノリシックに形成されるコンデンサー６．８．１１
、 【書類芯】 図面 【図２】 【図３】 【図４】 【図５】 【図６】 【図９】 【図１０１ １Ｊ開’ｆ’４−３−ｉヱ（Ｊｌ（１６〕【図１２】 【図１３】 １１開平４−３７２０７ （、ＩＷ） 【図１５】 【図１６】 【書類名】 手続補正書 【整理番号］ ４３６５６ 【提出日】 平成３年１月１１日【あて先】
特許庁長官 殿【事件の表示】 【出願番号】 【発明の名称】 【補正をする者】 【事件との関係】 【識別番号】 【住所又は居所】 【氏名又は名称】 【代表者】 【代理人】 【識別番号】 【弁理士】 【氏名又は名称】 鈴木喜三部 【就業場所郵便番号】１６３ 【就業場所】 東京都新宿区西新宿２丁目４番１号
セイコーエフソン株式会社内 ３３４８−８５３１内線２６１０〜２６１５平成２年特
許願第４０２４５３号 演算増幅器
Claims (1)
- 【請求項１】基準電圧源、定電流バイアス部、差動増幅
段、レベルシフト段、或いは、基準電圧源、定電流バイ
アス部、差動増幅段、レベルシフト段、出力段からなる
回路において、前記回路の能動素子がすべてモノリシッ
クな絶縁ゲート型電界効果トランジスタから構成される
ことを特徴とする演算増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2402453A JPH0437207A (ja) | 1990-12-14 | 1990-12-14 | 演算増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2402453A JPH0437207A (ja) | 1990-12-14 | 1990-12-14 | 演算増幅器 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2309271A Division JPH03174811A (ja) | 1990-11-15 | 1990-11-15 | 演算増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0437207A true JPH0437207A (ja) | 1992-02-07 |
Family
ID=18512274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2402453A Pending JPH0437207A (ja) | 1990-12-14 | 1990-12-14 | 演算増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0437207A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8892838B2 (en) | 2011-06-21 | 2014-11-18 | International Business Machines Corporation | Point-in-time copying of virtual storage and point-in-time dumping |
| US8898413B2 (en) | 2011-06-21 | 2014-11-25 | International Business Machines Corporation | Point-in-time copying of virtual storage |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52129355A (en) * | 1976-04-23 | 1977-10-29 | Seiko Epson Corp | Amplifier |
-
1990
- 1990-12-14 JP JP2402453A patent/JPH0437207A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52129355A (en) * | 1976-04-23 | 1977-10-29 | Seiko Epson Corp | Amplifier |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8892838B2 (en) | 2011-06-21 | 2014-11-18 | International Business Machines Corporation | Point-in-time copying of virtual storage and point-in-time dumping |
| US8898413B2 (en) | 2011-06-21 | 2014-11-25 | International Business Machines Corporation | Point-in-time copying of virtual storage |
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