JPH04360341A - 光加入者アクセスユニット - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、非同期時分割多重化を
使用して加入者端末を通信ネットワークに接続する光加
入者アクセスユニットに関する。非同期時分割多重化に
よれば、すべての種類の情報を、セルと呼ばれる固定長
のビットパケットを含み且つ特に呼を識別する仮想回線
のラベル及び場合によっては呼群を識別する仮想回線群
のラベルを含む単一の形態で伝送し得る。

【０００２】

【従来の技術】制御ユニットと、複数の集信装置と、一
方で集信装置に接続され他方で交換局に接続された交換
ネットワークとから成る加入者アクセスユニットを介し
て通信ネットワークに加入者端末を接続することは公知
である。集信装置は、加入者端末に接続された加入者ア
クセス回路を備えている。交換ネットワークは概して、
交換局からある程度離間して設置されている。集信装置
は、交換ネットワークの直ぐ近傍に設置されてもよくま
たは遠方に設置されていもよい。

【０００３】フランス特許出願公開第２６４６０３６号
は、非同期時分割多重化などの種々の伝送技術を使用し
て加入者端末を通信ネットワークに接続するために、エ
レクトロニクステクノロジイだけを用いたディジタル加
入者アクセスユニットを記載している。交換ネットワー
クは非同期マルチプレックスリンクを介してディジタル
交換局及び制御ユニットに接続されている。

【０００４】セルは呼データまたは保全データまたは信
号データを含んでもよい。加入者がデータ伝送中でない
ときは、その加入者端末は集信装置に空きセルを伝送す
る。逆に、集信装置が、加入者端末に対して設定された
着呼チャネルに伝送すべきデータを全く有していないと
きは、集信装置が空きセルを送出する。

【０００５】このような公知型の加入者アクセスユニッ
トにおいて、各集信装置は加入者アクセ回路と２つの集
信段とを含む。

【０００６】各加入者アクセス回路は特に以下の機能を
果たす： −光ファイバ線によって集信装置に接続された各加入者
端末のために光電変換及び逆の変換を行なう、−加入者
端末から受信したセルの限定、即ち各セルの始端を識別
する、 −加入者端末から受信した各セルのデータフィールドを
アンスクランブルする、 −加入者端末宛てに集信装置から送出される各セルのデ
ータフィールドをスクランブルする、 −集信装置と加入者端末との間で送受信される各セルの
ヘッダに関する誤り検出ワードを計算する、−加入者端
末によって送出されるセルを加入者アクセスユニットの
ローカルクロックに再同期させる、−加入者端末の出力
ビットレートをモニタするポリシング機能を果たす、 −加入者端末によって送出されたセルから信号セルを抽
出し、集信装置から加入者端末宛てに送出されたセルに
信号セルを注入する、 −加入者端末によって送出された各セルに含まれる仮想
回線及び仮想回線群のラベルを変換する、−交換ネット
ワークに各セルをルーティングさせるためにルーティン
グラベルを計算し、セルのヘッダの前に該ラベルを挿入
する、 −加入者端末によって送出された空きセルを除去する、
−集信装置から加入者端末に向かって送出されたセルに
空きセルを挿入する。

【０００７】第１集信段は、マイクロプロセッサによっ
て制御される非同期時分割スイッチングマトリックスを
含む。第２集信段は、マイクロプロセッサによって制御
される別の非同期時分割スイッチングマトリックスまた
は時分割マルチプレクサ−デマルチプレクサを含む。

【０００８】

【発明が解決しようとする課題】この加入者アクセスユ
ニットの構造は、電子素子の使用には最適であるが、光
素子の使用には最適でない。光素子は、より高速であり
且つスペクトル多重化が可能であるという利点を有する
。公知型の加入者アクセスユニットの構造を維持すると
、光テクノロジイの性能を十分に活用できない。

【０００９】

【課題を解決するための手段】本発明の目的は、光素子
を使用するために最適な構造を有しており、電子素子を
用いた公知の加入者アクセスユニットの構造からは簡単
に予測できない構造を有する光加入者アクセスユニット
を提案することである。

【００１０】本発明は、固定長のセルの形態のデータを
送受信する加入者端末を非同期時分割多重化によって通
信ネットワークに接続するための光加入者アクセスユニ
ットであって、交換局に接続された交換ネットワークと
、交換ネットワークに接続された制御ユニットと、交換
ネットワークに接続された複数の集信装置と、加入者端
末及び集信装置に夫々接続された加入者アクセス回路と
を含み、前記ネットワーク、前記制御ユニット、前記集
信装置及び前記ライン端末が、加入者アクセスユニット
によって送信または受信された各セルに含まれている仮
想回線のラベルまたは仮想回線群のラベルを翻訳し、該
ラベルに、該セルを加入者アクセスユニットにルーティ
ングさせるルーティングラベルを付加する手段と、加入
者端末によって送出された各セルをローカルクロックに
同期させる手段と、ポリシング機能を果たす手段とを含
んでおり、加入者アクセスユニットによって送信または
受信される各セル毎に、仮想回線のラベルまたは仮想回
線群のラベルを翻訳し、且つ、該ラベルにルーティング
ラベルを付加する手段が、交換ネットワークの内部に配
置されており、該手段は、少なくとも１つの集信装置に
接続された全部の加入者端末に送信または受信されるセ
ルを処理するために共用されることを特徴とする光加入
者アクセスユニットを提供する。

【００１１】本発明の別の特徴によれば、ポリシング機
能を果たす手段が、交換ネットワークの内部に配置され
ており、該手段は、少なくとも１つの集信装置に接続さ
れた全部の加入者端末から出力されたセルを処理するた
めに共用される。

【００１２】上記のごとき特徴を有する加入者アクセス
ユニットは、仮想回線または仮想回線群のラベルの翻訳
、ルーティングラベルの挿入、ポリシング機能などを行
なう装置が、多数例えば２５６の加入者端末によって共
用されるので、これらの装置の数を顕著に減らすことが
でき、従って、本発明の加入者アクセスユニットは、同
じ構造の公知型の加入者アセスユニットに比べてコスト
が低い。

【００１３】

【実施例】添付図面に示す非限定実施例に関する以下の
詳細な記載より本発明がさらに十分に理解され、その他
の詳細が明らかにされよう。

【００１４】図１は、本発明の光加入者アクセスユニッ
トの実施例のブロック図である。該ユニットは、−固定
長のセルの形態のデータを送受信する加入者端末に非同
期時分割多重化によって夫々接続された端子ＬＡ１．．
．ＬＡ２５６及びＬＦ１．．．ＬＦ２５６と、−例えば
回路１、６のような加入者アクセス回路と、−例えば集
信装置２、７のような集信装置と、−１２８の双方向ポ
ートを含む交換ネットワーク５と、−制御ユニット８と
、 −マルチプレクサ−デマルチプレクサ９と、−非同期時
分割マルチプレックスによって総括通信ネットワークに
属する交換局に接続された入出力端子１０とを含む。

【００１５】各加入者は、例えばビットレート６２２Ｍ
ｂ／ｓを有する双方向モノモード光ファイバによって回
路１のような加入者アクセス回路に接続されている。各
アクセス回路は、同じビットレートを有する光ファイバ
によって集信装置の入力端子に接続されている。例えば
、集信装置２は、２５６のラインＬＢ１．．．ＬＢ２５
６によって２５６の加入者アクセス回路に接続されてい
る。

【００１６】集信装置は、交換ネットワーク５からの離
間距離に従って２種類に分類される。集信装置２のよう
な遠方の集信装置は、マルチプレクサ−デマルチプレク
サ３と２つの光ファイバ線ＭＤ１、ＭＤ２と、マルチプ
レクサ−デマルチプレクサ４とを介して交換ネットワー
ク５に接続されている。マルチプレクサ−デマルチプレ
クサ３は、集信装置２の近傍に存在し、４つの双方向マ
ルチプレックスＭＣ１〜ＭＣ４によって該集信装置に接
続されている。マルチプレクサ−デマルチプレクサ４は
交換ネットワーク５の近傍に存在し、４つの双方向マル
チプレックスＭＴ１〜ＭＴ４によって該ネットワークに
接続されている。マルチプレックスＭＣ１〜ＭＣ４及び
ＭＴ１〜ＭＴ４は、ビットレート２．６Ｇｂ／ｓ及び負
荷０．４アーランを与える。ラインＭＤ１、ＭＤ２は、
ビットレート２．５Ｇｂ／ｓ及び負荷０．８アーランを
与える。後者の値は、非同期時分割多重化を用いる光フ
ァイバ伝送ネットワークの標準特性に対応する。

【００１７】交換ネットワーク５のマルチプレックスは
、最大負荷０．４アーランでビットレート２．６Ｇｂ／
ｓを与える。光テクノロジイでは極度の高速化が可能な
のでビットレートをこのような値に維持することができ
、更に、負荷を０．４アーランに下げることができるの
で、交換ネットワーク５で使用されるバッファメモリの
寸法を縮小し得る。負荷を０．８アーランから０．４ア
ーランに下げると、これらのバッファメモリの寸法はか
なり縮小される。しかしながら、遠方の集信装置を交換
ネットワーク５に接続する伝送システムは、負荷０．８
アーランを有するリンクの最適効率に適合するような最
大負荷を有していなければならない。

【００１８】加入者アクセスユニットの第１段で光テク
ノロジイの高速性を利用するために、端末から到着する
セルをビットレート２．６Ｇｂ／ｓで多重化する。この
ビットレートの値は、すべての集信装置が、交換局から
の離間距離にかかわりなく同じ構造を有し得るように、
すべての集信装置で等しい。従って、集信装置２のよう
な遠方の集信装置と交換ネットワーク５との間の伝送は
、加入者端末からのセルを２：１で多重化するマルチプ
レクサ−デマルチプレクサ３と、同じセルを１：２で分
離するマルチプレクサ−デマルチプレクサ４とによって
処理される。勿論、交換ネットワーク５から加入者端末
に宛てられたセルに対しては、マルチプレクサ−デマル
チプレクサ３、４が逆の処理を行なう。更に、マルチプ
レクサ−デマルチプレクサ３及び４の入出力ビットレー
トをマルチプレックスＭＤ１及びＭＤ２の標準ビットレ
ートに一致させるために、マルチプレクサ−デマルチプ
レクサ３はビットレートを２．６Ｇｂ／ｓから２．５Ｇ
ｂ／ｓに変更し、マルチプレクサ−デマルチプレクサ４
はビットレートを逆に変更する。

【００１９】集信装置７のような交換ネットワーク５に
近い集信装置の各々は、１つの集信装置あたり４つの双
方向マルチプレックスによって該ネットワークに直接接
続されている。各マルチプレックスは、ビットレート２
．６Ｇｂ／ｓ及び負荷０．４アーランを与える。この実
施例で、交換ネットワーク５は、ビットレート２．６Ｇ
ｂ／ｓ及び負荷０．４アーランの１２８のマルチプレッ
クスＭＴ１〜ＭＴ１２８のために１２８の双方向ポート
を有する。該ネットワークは１６の集信装置を接続でき
、従って４０８６の加入者端末を接続できる。これらの
１６の集信装置は、交換ネットワーク５の６４のポート
を使用する。その他の２つのポートは２つのマルチプレ
ックスによって制御ユニット８に接続され、残りの６２
のポートは交換局へのリンクを形成する３１のマルチプ
レクサ−デマルチプレクサに接続されている。これらの
マルチプレクサ−デマルチプレクサのうちで、マルチプ
レクサ−デマルチプレクサ９だけを例として図示した。

【００２０】マルチプレクサ−デマルチプレクサ９は、
交換ネットワーク５から基幹電気通信ネットワーク宛て
に供給されるセルを時分割多重化する。このために、該
マルチプレクサ−デマルチプレクサは、交換ネットワー
ク５の出力までは必要であったがその後では不要になる
ルーティングラベルを削除することによってセルのヘッ
ダを変更し、ビットレートを．６Ｇｂ／ｓから２．６Ｇ
ｂ／ｓに変更する。該マルチプレクサ−デマルチプレク
サはまた、交換ネットワーク５から出力されるマルチプ
レックスの負荷を、基幹電気通信ネットワークに向かう
伝送ラインの最適効率に適合させるために、０．４アー
ランから０．８アーランに変更する。基幹電気通信ネッ
トワークから到着したセルに対しては逆の変更を行なう
。即ち、後でルーティングラベルを挿入するために各セ
ルの前に２４のフリービット期間を与えることによって
、ビットレートを２．５Ｇｂ／ｓから２．６Ｇｂ／ｓに
変更する。

【００２１】図１に示す手段の多くは、光回路によって
その機能を果たし、電子回路、特に制御ユニット８によ
って制御される。現状では、全ての電子制御回路を光回
路で置換できるほど光メモリの技術が十分に開発されて
いないからである。

【００２２】図２は、例えば回路１のごとき加入者アク
セス回路のブロック図である。該回路は、一方で加入者
端末からのセルを処理し他方で加入者端末宛てのセルを
処理するために並列に接続された３つの段を２組含む。 加入者端末から双方向ラインＬＡ１を介して到着するセ
ルは、まず、各セルの始端を識別するセル限定段２１に
よって処理される。セルは次いで、各セルに含まれたデ
ータをアンスクランブルする段２２によって処理される
。次にセルは、伝送すべきデータが存在しないときに加
入者端末から送出された空きセルを抽出する段２３によ
って処理される。最後にこれらのセルは、双方向ライン
ＬＢ１に送出される。

【００２３】加入者端末宛てのセルは双方向ラインＬＢ
１を介して到着し、空きセルを挿入する段２６によって
処理される。従って、伝送すべきデータセルが存在しな
い場合にも、１つのセルに対応する各時間間隔中には加
入者端末に向かって１セルが送出される。次いで、空き
または空きでないセルがデータのスクランブル段２５に
よって処理される。次いで、加入者端末に伝送すべき全
部のセルが、各セルのヘッダに関する誤り検出ワードを
計算する段２４によって処理される。最後に、セルはラ
インＬＡ１に送出される。スクランブル、アンスクラン
ブル及び誤り検出ワードの計算はＣＣＩＴＴ勧告１４３
２に従って、従来の電子回路を直接応用して得られた光
回路によって行なわれる。光回路は、電子素子を、同じ
機能を夫々果たす光素子で置換したものであり、その製
造は当業者に明らかである。

【００２４】図３は、例えば集信装置２のような集信装
置のブロック図である。集信装置２は、加入者アクセス
回路から送出されるかまたは該回路宛てのセルを夫々処
理する並列な２組の段を含む。２５６のラインＬＢ１．
．．ＬＢ２５６から到着する２５６の加入者アクセス回
路から送出されたセルは、並列な１６のモジュール３１
．１〜３１．１６を含む段３１によってまず処理される
。これらの１６のモジュールの各々は、ラインＬＢ１．
．．ＬＢ２５６のうちの１６のラインに接続された１６
の入力を有する。例えば、モジュール３１．１について
考察すると、モジュール３１．１は、１６のラインＬＢ
１．．．ＬＢ１６を、非同期統計的な時分割及びスペク
トル多重化によって集信する。モジュール３１．１は、
異なる１６の波長によって符号化されたセル、即ち１６
色のセルを、ビットレート６２２Ｍｂ／ｓで単一光ファ
イバ３２．１に供給する。

【００２５】次にこれらのセルを、加入者アクセスユニ
ットのローカルクロックに再同期させる段３３で処理す
る。段３３は並列な１６のモジュール３３．１〜３３．
１６から構成されている。これらの１６のモジュールの
各々は、モジュール３１．１〜３１．１６の出力に夫々
接続された入力を有する。例えば、モジュール３１．１
は光ファイバ３２．１を介してモジュール３１．１から
供給されたセルを再同期させる。該モジュール３３．１
の出力の光ファイバ３４．１は、再同期されたセルをス
ペクトル多重化及びビットレート変更段３５に搬送する
。段３５は、１６の光ファイバ３４．１〜３４．１６に
よって１６のモジュール３３．１〜３３．１６の出力に
夫々接続された１６の入力を有する。段３５は、１６の
色を有し得るセルをビットレート６２２Ｇｂ／ｓで各入
力に受容し、１６色のセルをビットレート２．６Ｇｂ／
ｓで単一出力に再構成する。光ファイバ３６はこれらの
セルを周期的時分割多重化段３７に搬送し、ビットレー
ト２．６Ｇｂ／ｓ及び負荷０．４アーランの４つのマル
チプレックスＭＣ１．．．ＭＣ４に分配する。

【００２６】セルは、再同期段３３のモジュール数を１
／１６にするために段３１で再度スペクトル多重化され
る。段３３で再構成されたセルは段３５で再度スペクト
ル多重化され、段３５の１６の入力に受信された１６の
セルの夫々に異なる１６色を割当てる。この再度のスペ
クトル多重化によって、２５６の加入者端末に対応する
段３３の１６のモジュールから送出されたセルを段３５
の１つのモジュールを用いて処理することが可能である
。

【００２７】しかし、このスペクトル多重化は、交換ネ
ットワーク５では維持できない。このため、光ファイバ
３６上の１６色のスペクトル多重化を４つの光ファイバ
上の周期的時分割多重化に置き換える段３７が配備され
ている。マルチプレックスＭＣ１．．．ＭＣ４を構成す
るこれらの４つの光ファイバに送出されたセルは、任意
の色を有し得、これらの色はもはやスペクトル多重化を
意味しない。

【００２８】交換ネットワーク５から送出された２５６
の加入者端末宛てのセルは、マルチプレックスＭＣ１〜
ＭＣ４によって段４０に供給される。これらのセルが、
簡単な周期的時分割分離によって時分割分離できるよう
に、交換ネットワーク５によってセルの順序が再編成さ
れる。段４０は、周期的時分割分離によって第１レベル
の分配（ｄｅｃｏｎｃｅｎｔｒａｔｉｏｎ）を行ない、
その出力側の段を簡単にするためにスペクトル多重化を
行なう。

【００２９】交換ネットワーク５から到着するセルは任
意の色を有し得る。段４０は、これらのセルを１つの光
ファイバ４１に集め、１６の色を割当てる。２．６Ｇｂ
／ｓのビットレートが維持され、異なる色の１６のセル
から成る各パケットの後に３セル周期に等しい持続時間
の空き時間間隔が挿入されている。

【００３０】次いで、段４２がビットレート２．６Ｇｂ
／ｓから６５７Ｍｂ／ｓに変更し、第１レベルのスペク
トル分離を行なう。１６の光ファイバ４３．１〜４３．
１６が、段４２から供給されたセルを異なる１６色にス
ペクトル多重化し、ビットレート６５７Ｇｂ／ｓで段４
４に伝送する。段４４は並列な１６のモジュール４４．
１〜４４．１６を含む。各モジュールは第２レベルのス
ペクトル分離によって第２レベルの分配を行なう。各モ
ジュールは、２５６のラインＬＢ１〜ＬＢ２５６のうち
の１６のラインにセルを供給する。各セルに付加された
２４のルーティングラベルビットは段４４以後は不要に
なるので、各モジュールはこれらのラベルを削除するこ
とによってビットレートを６２２Ｍｂ／ｓに調整する。

【００３１】再同期モジュール３１．１〜３３．１６の
各々は、時分割及びスペクトル多重化モジュール３１．
１〜３１．１６の出力側に存在し、従って、１６の加入
者端末に対応する第１レベルの集信を行なうことが理解
されよう。その結果として、本発明の加入者アクセスユ
ニットでは、再同期モジュール３３．１〜３３．１６の
必要数が公知型の加入者アクセスユニットの１／１６に
減っている。

【００３２】スペクトル多重化を用いるので、ビットレ
ート変更段３５は２５６の加入者端末によって共有され
る。その結果として、本発明の加入者アクセスユニット
ではビットレート変更デバイス３５の必要数は公知型の
加入者アクセスユニットの１／２５６である。

【００３３】ビットレート変更段４２の入力側の段４０
によってスペクトル多重化を行なうので、このビットレ
ート変更段は２５６の加入者端末によって共有される。 逆にスペクトル多重化を用いないときは段４２の必要数
が１６倍になる。

【００３４】スペクトル多重化が段４４まで維持される
ので、ビットレート変更機能は、モジュール４４．１〜
４４．１６の各々において１６の加入者端末に対して実
行される。

【００３５】図４は交換ネットワーク５の実施例のブロ
ック図である。該ネットワークは、マルチプレックスＭ
Ｔ１〜ＭＴ１２８のうちの８つのマルチプレックスに夫
々接続された８つの入出力を各々が有する１６の等しい
デバイス５０．１〜５０．１６を含む。これらは、セル
のヘッダを確認し、各セルの仮想回線のラベルまたは仮
想回線群のラベルを翻訳し、各セルのヘッダの前にルー
ティングラベルを挿入し、新しい誤り検出ワードを計算
し、各呼のビットレート即ち各仮想回線または仮想回線
群に対応するビットレートをモニタするポリシング機能
を果たす。

【００３６】交換ネットワークは更に、等しい２４個の
１６×１６のスイッチングマトリックスを含み、そのう
ちの１６のマトリックス５１．１〜５１．１６が、第１
及び第３のスイッチング段を同時に構成するために８×
８の双方向アクセス編成で使用され、８つのマトリック
ス５３．１〜５３．８が、１６の入出力を供給し第２の
スイッチング段を構成するために使用される。

【００３７】デバイス５０．１〜５０．１６の各々は更
に、１６のマトリックス５１．１〜５１．１６のうちの
１つのマトリックスの８つの入出力に夫々接続された８
つの入出力を有する。入出力ＥＳ１〜ＥＳ８はマトリッ
クスの行に対応する。これらのマトリックスの各々は、
マイクロプロセッサを含む電子制御装置５２．１〜５２
．１６に夫々結合されている。

【００３８】更に、マトリックス５１．１〜５１．１６
の各々は、これらのマトリックスの列に対応する８つの
入出力ＥＳ′１〜ＥＳ′８を有する。これらの入出力は
、マトリックス５３．１〜５３．８の入出力に以下のよ
うに接続されている。マトリックス５３．ｊのｉ番目の
入出力がマトリックス５１．ｉの列に対応するｊ番目の
入出力〔ｉは１〜８の変数、ｊは１〜１６の変数〕に接
続されている。マトリックス５３．１〜５３．８の各々
は、制御装置５２．１〜５２．１６と同様の制御装置５
４．１〜５４．８に夫々結合されている。

【００３９】各セルは、交換ネットワーク５に入るとき
に５バイトのヘッダと４８バイトのデータとを順次に含
む。これらのヘッダは特に、加入者の仮想回線を識別す
るラベルと、場合によっては複数の仮想回線をまとめた
仮想回線群を識別するラベルと、ヘッダに関する誤り検
出ワードとを含む。各スイッチング段、特に交換ネット
ワーク５のマトリックス内のルーティングは、各セルの
ヘッダに付加されたルーティングラベルを用いて行なわ
れる。本発明の加入者アクセスユニットにおいて、この
ルーティングラベルは、セルが交換ネットワーク５に入
る時刻にデバイス５０．１〜５０．１６によって交換ネ
ットワーク５に挿入される。

【００４０】この実施例において、ネットワーク５のス
イッチングマトリックスは１６の出力を有する。各スイ
ッチング段のルーティングを決定するために４ビットを
要する。通過すべきスイッチング段の最大数は５に等し
く、その結果として、ルーティングラベルは２０ビット
以上を含む必要がある。従って、各セルのヘッダに３バ
イト即ち２４ビットのルーティングラベルが付加される
ように設計されている。この結果として、より多数のビ
ットを含むセルが形成され、従って、ビットレートが２
．５Ｇｂ／ｓから２．６Ｇｂ／ｓに変更される。ルーテ
ィングラベルを削除し、２．５Ｇｂ／ｓの初期ビットレ
ートに戻す操作は、汎用通信ネットワークから交換局に
向かう伝送インタフェースを構成するマルチプレクサ−
デマルチプレクサ９で行なわれる。

【００４１】集信装置２及び７は、ルーティングラベル
の挿入機能を実行しないにもかかわらずビットレート２
．６Ｇｂ／ｓを与えることに注目されたい。実際これら
の集信装置は、デバイス５０．１〜５０．１６によって
ルーティングラベルが後で挿入されることを予測してセ
ル間にスペースを設ける。

【００４２】交換ネットワーク５へのアクセスに関する
機能、即ち各セルのヘッダの確認、仮想回線または仮想
回線群のラベルの翻訳、既存のラベルの前へのルーティ
ングラベルの挿入、新しいヘッダ全体に対する新しい誤
り検出ワードの計算、ポリシング機能、などがデバイス
５０．１〜５０．１６に集められている。これらの機能
デバイスは、交換ネットワーク５の入力に配置されてお
り、従来技術の場合のように各加入者アクセス回路に配
置されていない。これらの機能デバイスは、この実施例
で２５６の加入者端末に対応する４つのマルチプレック
スＭＣ１〜ＭＣ４によって共用されている。その結果と
して、これらの機能デバイスの数を減らすことができ、
加入者アクセスユニットの総コストの切り下げが可能で
ある。

【００４３】これらの機能を交換ネットワークの入力に
移すことが可能になった理由は、非同期時分割多重化に
よるスイッチングが統計的多重化処理であるからである
。特に、加入者端末の呼の集信機能は、低負荷の加入者
マルチプレックスからより高い負荷のマルチプレックス
に向かうセルを統計的に多重化することである。集信は
簡単な統計的多重化機能であるから、この機能を果たす
デバイスを交換ネットワーク５の入力に移すことは可能
である。しかしながらこのような構成では、各集信装置
に接続された２５６の加入者端末全部に異なる仮想回線
ラベルを割当てる必要がある。ＣＣＩＴＴは、仮想回線
ラベルフィールドで、同一集信装置に接続された２５６
の加入者端末に対応する呼に異なるラベルを問題なく割
当てることができるように、セルのヘッダの仮想回線の
ラベルとして１６ビットを準備している。

【００４４】仮想回線のラベルは制御ユニット８によっ
て各呼に割当てられる。このラベルは、マルチプレック
ス上でこの呼に割当てられた仮想回線に、呼を加入者ア
クセスユニットの交換局に搬送するかまたは同じ集信装
置もしくは別の集信装置を介して同じ加入者アクセスユ
ニットに接続された別の加入者端末へのマルチプレック
スに搬送するかを指示する。

【００４５】交換ネットワーク５または集信装置２、７
などを介して、呼の各セルをルーティングするために、
制御ユニット８によって呼の各セルにルーティングラベ
ルが割当てられる。後者の場合、ルーティングラベルは
、交換ネットワーク５のスイッチング段を通過するため
の情報だけでなく、宛て先加入者端末に接続された集信
装置を通過するためのルーティング情報も含む。実際、
交換ネットワーク５から加入者端末に向かってセルを搬
送するためには、交換ネットワーク５から加入者端末に
宛てたセルに対して１回のスイッチングと集信装置の段
４４での１回の分離とを行なうだけでよい。これに関し
ては集信装置２の詳細な説明の際に後述する。

【００４６】交換ネットワーク５は、各セルを、該セル
に割当てられた集信装置に接続されたマルチプレックス
にルーティングするだけでなく、更に、集信装置の段４
０が簡単な周期的時分割分離によってこれらのセルを時
分割分離できるように、各マルチプレックスに送出され
るセルの順序を再編成する。ルーティングラベルの１２
ビットは、ネットワーク５の３つの段に各セルをルーテ
ィングするために使用され、残りの２つのビットは、マ
ルチプレックス上で４セル１グループ中のセルの順序を
認識するために使用される。

【００４７】ルーティングビットは、マトリックス５１
．１〜５１．１６及び５３．１〜５３．８に結合された
制御装置５２．１〜５２．１６で読取られる。

【００４８】これらの制御装置は、マトリックスの待ち
行列中のセルをルーティングビットの関数としてルーテ
ィング及び遅延させる。順序の認識に使用される２ビッ
トは、交換ネットワーク５から出力するセルの順序を認
識するためにセルに割当てられる。

【００４９】図５は、集信装置２の段３１のモジュール
３１．１の実施例のより詳細なブロック図を示す。この
段３１は、加入者端末から出力されたセルを非同期な統
計的時分割及びスペクトル多重化する第１レベルの集信
を行なう。このモジュール３１．１は、１６波長のうち
から選択した異なる波長で各々がセルを符号化し得る１
６のエンコーダＣ１〜Ｃ１６から成る第１部と、前記１
６の波長で符号化された１６のセルの書込み及び読取り
のためのバッファメモリ７６を含む第２部と、ローカル
クロックを含む電子制御装置７０とを含む。

【００５０】各エンコーダＣ１〜Ｃ１６の入力は、ライ
ンＬＢ１〜ＬＢ１６の各１つに夫々接続されている。各
エンコーダの出力はバッファメモリ７６の入力に接続さ
れている。

【００５１】バッファメモリ７６は、 −電気制御可能なフィルタ５９と、 −バッファメモリ７６の入力を構成する１６の入力を有
する結合器６０と、 −２つの３ポートカプラ６１、６３と −光増幅器６２と、 −２入力結合器６４と、 −電気制御可能な２つの光ゲート６５、６９と、−２つ
の周期的フィルタ６６、６７と、−６２２Ｍｂ／ｓでの
１セル持続時間に等しい時間遅延を与える光遅延線６８
とを含む。

【００５２】結合器６０の出力はカプラ６１の第１ポー
トに接続されている。カプラ６１の第２ポートは光増幅
器６２の入力に接続されている。光増幅器の出力はカプ
ラ６３の第１ポートに接続されている。カプラ６３の第
２ポートはバッファメモリ７６の出力を構成しフィルタ
５９の入力に接続されている。フィルタ５９の出力はメ
モリ７６及びモジュール３１．１の出力を構成する。

【００５３】カプラ６３の第３ポートは、遅延線６８の
第１端に接続されている。遅延線６８の第２端は並列な
２つのフィルタ６６、６７に接続されている。これらの
２つのフィルタの各々は、セルの符号化に使用される８
つの波長を含む波長帯域をカバーする。従ってこれらの
フィルタは、１６の波長を８波長のグループずつ除去し
得る。フィルタ６６は光ゲート６５に接続されている。 フィルタ６７はゲート６９に接続されている。ゲート６
５及び６９の出力は結合器６４の入力に接続されている
。結合器６４の出力はカプラ６１の第３ポートに接続さ
れている。

【００５４】電子制御装置７０は、ゲート６５、６９の
制御入力に夫々接続された２つの出力と、エンコーダＣ
１〜Ｃ１６の各々に共通の制御入力に接続された出力と
、モジュール３３．１に接続された出力と、１６のエン
コーダＣ１〜Ｃ１６に共通の出力によって供給されたセ
ルの検出信号を受信する入力とを有する。

【００５５】各エンコーダ、例えばエンコーダＣ１は、
−セルを搬送する光信号が通過する図示しない光学部と
セルの初端を認識し得る図示しない電子部とを含むセル
検出装置７１と、 −装置７１の電子部及び装置７０に計算時間を与えるべ
く装置７１から出力された光信号を遅延させる遅延線７
２と、 −遅延線７２の出力から供給された光信号を受信する入
力と、エンコーダの出力を構成し結合器６０に光信号を
供給する出力とを有する波長コンバータ７３と、−電子
アンドゲート７４と、 −波長コンバータ７３の制御信号を供給する電子制御回
路７５とを含む。

【００５６】アンドゲート７４は、エンコーダの制御入
力を構成しエンコーダの出力信号の波長を決定するため
に装置７０によって供給される制御信号を受信する第１
入力と、セル検出装置７１の出力に接続され該ゲートの
イネーブル信号を供給する第２入力と、電子制御回路７
５の入力に接続された出力とを有する。装置７１の電子
部は、制御装置７０の入力に接続されたエンコーダの共
通出力にセル検出信号を供給する出力を有する。

【００５７】装置７１によって１つのセルが検出された
とき、制御装置７０はこのセルを符号化するための波長
を選択し、エンコーダＣ１〜Ｃ１６の共通入力にメッセ
ージを伝送する。このメッセージはセルを受信したエン
コーダに伝送され、このエンコーダのアンドゲート７４
がセル検出装置７１によってイネーブルされ、別のエン
コーダの対応するゲートはインヒビットされる。従って
１つの色によって符号化されたセルがバッファメモリ７
６に記憶される。

【００５８】装置７０は、各セルの始端間の位相差及び
ローカルクロックを測定する。装置７０は、各セルを該
ローカルクロックに再同期させるために各セルに与える
べき時間遅延の値Ｒを決定し、次いでこの値を、対応す
るセルの送出直前にモジュール３３．１に伝送する。

【００５９】次にバッファメモリ７６の動作を説明する
。バッファメモリ７６は、異なる１６の色を夫々が有す
る１６以下のセルを記憶し得るループから構成されてい
る。増幅器６２は、バッファメモリ７６内で１サイクル
を終了する毎に光信号を再生する。遅延線６８によって
導入される時間遅延は１セルに対応する。バッファメモ
リに記憶された１６のセルから１セルを読取るためには
、一度に１セルしか読取らないようにフィルタ５９で濾
過する。バッファメモリ７６を消去するためには、８波
長で符号化された８セルを、別の８セルが別の８波長で
書込まれている間に消去する２分法を用いる。このよう
に２分法によって書込み及び消去を行なうために、光ゲ
ート６５、６９は装置７０によって交互に開閉される。

【００６０】この段で、１６の加入者端末から出力され
たセルは、１６波長のスペクトル多重化によって１つの
光ファイバ３２．１に集信されるが、ローカルクロック
に同期されてはいない。

【００６１】図６は、セルをローカルクロックに同期さ
せる集信装置２の段３３のモジュール３３．１のより詳
細なブロック図である。該モジュール３３．１はセルを
１つずつ処理する。該モジュールは、 −０〜Ｔｂ〔Ｔｂをビット周期〕の時間遅延を導入する
ように制御される可変遅延線８０と、 −入力に供給された信号を２つの出力のうちの選択され
た一方にルーティングするように電気制御される２つの
３ポートカプラ８１、８５と、 −Ｔｂ．．．２ｐ．Ｔｂ．．．２ｐ．２５６Ｔｂ〔ｐは
０〜８の変数〕に等しい時間遅延を導入する９つの固定
遅延線８６．．．８７．．．８８と、 −２つの入力のうちの一方の入力に供給された信号を２
つの出力のうちの選択された一方の出力にルーティング
するように電気制御される８つの４ポートカプラ８２．
．．８３、８４と、 −各セルに与えるべき時間遅延の値Ｒを受信するために
モジュール３１．１の制御装置７０に接続された制御装
置７９とを含む。

【００６２】ファイバ３２．１は遅延線８０の入力に接
続されている。線８０の出力はカプラ８１の入力に接続
されている。カプラ８１は遅延線８０から受信したセル
を、遅延線８６を介してカプラ８２に第１入力に伝送す
るかまたはカプラ８２の第２入力に直接伝送する。カプ
ラ８２はこれらのセルを、その第１出力または第２出力
に伝送する。セルがカプラ８３に到達すると、該カプラ
は該セルを、遅延線８７を介してカプラ８４の第１入力
に伝送するかまたはカプラ８４の第２入力に直接伝送す
る。このようにしてセルは段から段に伝送され、３ポー
トだけを有するカプラ８５に達する。カプラ８５の第１
入力は遅延線８８の出力に接続され、第２入力は上流側
の別のカプラに直接接続され、段３３の出力を構成する
出力は光ファイバ３４．１に接続されている。可変遅延
線８０及びカプラ８１〜８５は制御装置７９の夫々の出
力に接続された制御入力を有する。

【００６３】各セルはこの段階で４２４ビットを含む。 １セルの全部のビットに対して０〜４２４．Ｔｂの範囲
で可変な遅延を導入できるようになっていなければなら
ない。数４２４は２５６と５１２の間の数であるから、
段３３は、装置７９によって電気制御されるカプラ８２
、８３．．．８４を介していくつかの遅延線を直列に組
み合わせ、残りの遅延線を短絡させることによってＴｂ
〜５１２．Ｔｂの範囲のすべての時間遅延の値を与え得
るように、Ｔｂ、２．Ｔｂ、４．Ｔｂ、８．Ｔｂ、１６
．Ｔｂ、３２．Ｔｂ、６４．Ｔｂ、１２８．Ｔｂ、２５
６．Ｔｂの値を夫々有する９つの固定遅延線を含む。 可変遅延線８０は、より精密な同期を与える。従って、
ファイバ３４．１に出力されるセルはローカルクロック
のセル周期に同期されている。

【００６４】図７は、ビットレートを６２２Ｍｂ／ｓか
ら２．６Ｇｂ／ｓに増加させるために１セルずつの処理
を行なうスペクトル多重化及びビットレート変更段３５
の第１実施例３５ａのブロック図である。ビットレート
変更の際に、各セルのヘッダに後で付加される２４のル
ーティングビットのためのスペースを付加するので、こ
の段では各セルが４４８ビットを含む。実際、段３３の
１６のモジュールは、異なる１６色（必ずしも異なって
いなくてもよい）によって符号化された１６のセルを同
時に供給するので、段３５は１６セルを同時に処理する
。このため、段３５の第１の機能は、互いに異なる１６
色のスペクトル多重化をやり直すことである。

【００６５】この実施例は、 −モジュール３３．１〜３３．１６によって供給された
１６のセルに異なる１６色を割当てるべく１６のファイ
バ３４．１〜３４．１６に夫々接続された１６の入力を
有する１６の波長コンバータ８９．１〜８９．１６と、
−コンバータ８９．１〜８９．１６の１６の出力に夫々
接続された１６の入力を有する結合器９０と、−光増幅
器９１と、 −６２２Ｍｂ／ｓのビットレートのビット周期Ｔｂに等
しい時間遅延を各々が導入する４２４の第１組の遅延線
９５、９６、．．．９７と、 −２．６Ｇｂ／ｓのビットレートのビット期Ｔ′ｂに等
しい時間遅延を各々が導入する４２４の第２組の遅延線
１０５、１０６．．．１０７と、 −第１組の遅延線の間に挿入された４２４の３ポートカ
プラ９２、９３．．．９４と、 −第２組の遅延線の間に挿入された４２４の３ポートカ
プラ１０８．．．１０９、１１０と、 −４２４の光ゲート１００、１０１、．．．１０２、１
０３と、 −２４のルーティングビットに含まれたギャップに対応
する２４Ｔ′ｂに等しい時間遅延を導入する遅延線１１
２と、 −全部の光ゲート１００．．．１０３を並列に制御する
制御装置１１１とを含む。

【００６６】結合器９０の出力は増幅器９１の入力に接
続されている。増幅器９１の出力は、カプラ９２を介し
て第１組の遅延線に接続されている。カプラ９２〜９４
の各々の第１出力は夫々、ゲート１０１．．．１０２の
各々の入力に接続されている。遅延線９７の出力はゲー
ト１０３の入力に接続されている。ゲート１０１．．．
１０２の各々の出力はカプラ１０８．．．１０９の１つ
の出力に夫々接続されている。ゲート１００の出力は遅
延線１０５の入力に接続されている。

【００６７】第１組の遅延線９５〜９７は、並列出力を
有する第１シフトレジスタを構成している。第２組の遅
延線１０５〜１０７は並列入力を有する第２シフトレジ
スタを構成している。ゲート１００．．．１０３は第１
レジスタの内容を第２レジスタに転送し得る。第１レジ
スタ内で、セルのビットは６２２Ｍｂ／ｓのビットレー
トに対応する時間間隔Ｔｂずつ離れている。第１レジス
タに完全１セルが存在するとき、該セルのビットは第２
レジスタに同時に転送される。第２レジスタ内で該セル
のビットはビットレート２．６Ｇｂ／ｓに対応する間隔
Ｔ′ｂずつ離れている。遅延線１１２は、後で２４のル
ーティングビットを挿入するために各セルに２４の空き
ビットを付加して、１セルを合計４４８ビットにする。 従ってセルはビットレート２．６Ｇｂ／ｓになり、カプ
ラ１１０の出力から出力ファイバ３４に供給される。こ
の出力から供給されたセルは、互いに異なる１６色を有
する１６の同期セルのパケットの形態である。ビットレ
ートが約４倍になるので、連続する２つのパケットは、
１パケットの持続時間の３倍にほぼ等しい時間間隔だけ
離れている。

【００６８】図８は、スペクトル多重化及びビットレー
ト変更段３５の第２実施例３５ｂのブロック図である。 この実施例は、セルを４２４ビット＋２４の空きビット
ずつ処理する代わりに、１６ビットのブロックずつ処理
する。これによって、このビットレート変更段の作製に
必要な素子の数がかなり減る。４４８ビットの各セルを
１６ビットずつの２８ブロックに分割する。２８番目の
ブロックが空きであり、２７番目のブロックは有効ビッ
トを８ビットだけ含む。段３５ｂは、スペクトル多重化
部１１８と、１６ビットのブロックずつ処理するための
ビットレート変更部１２０と、ビットレート変更後の１
６ビットのブロックの連結部１２１とを含む。実際、段
３５ｂは、互いに異なる１６色を有する１６のブロック
を同時処理し、例えば符号Ｆ１１、Ｆ１２、Ｆ１３、Ｆ
１４、Ｆ２１．．．Ｆ４４で示す異なる１６色でスペク
トル多重化をやり直す。ビットレートが約４倍になるの
で、部１２０は、１ブロックの持続時間の３倍にほぼ等
しい持続時間のギャップを伴って２８のビットブロック
列の形態の各セルをビットレート２．６Ｇｂ／ｓで出力
する。

【００６９】部１２１はこれらのブロックを連結し、ビ
ットレート２．６Ｇｂ／ｓの１セルの持続時間の３倍に
ほぼ等しいギャップずつ離れた１６の同期セルのパケッ
トを出力する。

【００７０】部１１８は、 −モジュール３３．１〜３３．１６によって供給される
１６のセルに異なる１６色を割当てるべく１６のファイ
バ３４．１〜３４．１６に夫々接続された１６の入力を
有する１６の波長コンバータ８９′．１〜８９′．１６
と、 −コンバータ８９′．１〜８９′．１６の１６の出力に
夫々接続された１６の入力と１つの光ファイバ１１９に
よって部１２０に接続された出力とを有する結合器９０
′とを含む。

【００７１】部１２０は、 −光増幅器９１′と、 −ビットレート６２２Ｍｂ／ｓのビット周期Ｔｂに等し
い時間遅延を各々が導入する第１組１６の遅延線９５′
、９６′．．．９７′と、 −１６の３ポートカプラ９２′、９３′．．．９４′と
、 −ビットレート２．５Ｇｂ／ｓのビット周期Ｔ′ｂに等
しい遅延を各々が導入する第２組の遅延線１０５′、１
０６′．．．１０７′と、 −１６の３入力カプラ１０８′、．．．１０９′、１１
０′と、 −１６の光ゲート１００′、１０１′．．．１０２′、
１０３′と、 −ビットレート６２２Ｍｂ／ｓの１６ビットの持続時間
に等しい周期で全部の光ゲート１００′〜１０３′を並
列に制御する制御装置１１１′と、 を含む。

【００７２】この部１２０の構造は、前述の段３５ａの
構造と同様であるが、含まれる素子の数がはるかに少な
く、第１レジスタから第２レジスタへの転送が２８倍も
速い。逆に、部１２０の出力から供給される１６ビット
のブロック間のギャップは１ビット未満であり、その結
果として各セルはもはや４２４ビットの連続列でない。

【００７３】部１２１の機能は、１６ビットのブロック
を連結することによって各セル内のビットの連続性を回
復することである。部１２１は、 −分割器１２２と、 −２８の光ゲート１３、１２４．．．１２６と、−光ゲ
ート１２３〜１２６を互いに独立して電気制御する制御
装置１２７と、 −０、Ｄ、２．Ｄ、３．Ｄ．．．２５．Ｄ、２６．Ｄ、
２７．Ｄ〔Ｄはビットレート６２２Ｍｂ／ｓの１６ビッ
トブロックとビットレート２．６Ｇｂ／ｓの１６ビット
ブロックの持続時間の差〕に夫々等しい時間遅延を導入
する２８の固定遅延線１２７、１２８、．．．１２９、
１３０と、 −部１２１及び段３５の出力を構成する出力を有する結
合器１３１と、 −制御装置１３２と、 −２４．Ｔ′ｂに等しい時間遅延を導入する遅延線１３
３とを含む。

【００７４】分割器１２２は、遅延線１２７〜１３０の
１つと直列の２８のゲート１２３〜１２６によって結合
器１３１の２８の入力に夫々接続された２８の出力を有
する。

【００７５】各セル毎に、第１ブロックは２７．Ｄだけ
遅延し、第２ブロックは２６．Ｄだけ遅延し、以下同様
に遅延するようになっている。制御装置１３２は、第１
ブロックを遅延線１３０に通過させ、第２ブロックを遅
延線１２９に通過させ、以下のブロックも同様に対応す
る遅延線に順次通過させるために、ゲート１２３〜１２
６を制御する。２８番目のブロックはゲート１２６によ
って結合器１３１に直接伝送される。結合器１３１の出
力で各セルは、４２４ビットの連続列の形態に戻る。各
セルは異なる１６色のうちの１色を有しビットレート２
．６Ｇｂ／ｓである。遅延線１３３は、ヘッダに２４の
ルーティングビットを後で付加するために、各セルの前
にギャップを付加する。従ってこの段階で各セルは４４
８ビットを含む。

【００７６】１６色によるスペクトル多重化は段３３及
び３５を極めて有効に利用し得るが、交換ネットワーク
５におけるスイッチングには適していない。段３７の機
能は、これらのセルを４つの光ファイバに時分割多重化
し、スペクトル多重化されない負荷０．４アーラン及び
ビットレート２．６Ｇｂ／ｓの４つのマルチプレックス
を構成することである。

【００７７】図９は、段３７の１つの実施例のブロック
図である。段３７は、ファイバ３４からＦ１１、Ｆ１２
、Ｆ１３、Ｆ１４、Ｆ２１、．．．Ｆ４１、Ｆ４２、Ｆ
４３、Ｆ４４で示される異なる１６色によって多重化さ
れた１６の同期セルを受信する。１６セルの各パケット
の後にビットレート２．６Ｇｂ／ｓの３セル周期にほぼ
等しい持続時間のギャップが維持されている。

【００７８】この実施例は、 −分割器１４０と、 −色Ｆ１１、Ｆ２１、Ｆ３１、Ｆ４１を通過させる周期
的フィルタ１４１と、 −色Ｆ１２、Ｆ２２、Ｆ３２、Ｆ４２を通過させる周期
的フィルタ１４２と、 −色Ｆ１３、Ｆ２３、Ｆ３３、Ｆ４３を通過させる周期
的フィルタ１４３と、 −色Ｆ１４、Ｆ２４、Ｆ３４、Ｆ４４を通過させる周期
的フィルタ１４４と、 −０、Ｔｃ、２．Ｔｃ、３．Ｔｃ〔Ｔｃはビットレート
２．６Ｇｂ／ｓのセル周期〕に等しい時間遅延を導入す
る４つの遅延線１５４〜１５７と、 −結合器１４８と、 −分割器１４９と、 −色Ｆ１４、Ｆ１３、Ｆ１２、Ｆ１１を通過させる帯域
フィルタ１５０と、 −色Ｆ２４、Ｆ２３、Ｆ２２、Ｆ２１を通過させる帯域
フィルタ１５１と、 −色Ｆ３４、Ｆ３３、Ｆ３２、Ｆ３１を通過させる帯域
フィルタ１５２と、 −色Ｆ４４、Ｆ４３、Ｆ４２、Ｆ４１を通過させる帯域
フィルタ１５３と、を含む。

【００７９】分割器１４０は、フィルタ１４１、遅延線
１５５と直列のフィルタ１４２、遅延線１５６と直列の
フィルタ１４３及び遅延線１５７と直列のフィルタ１４
４から夫々構成された４つのチャネルによって結合器１
４８の４つの入力に夫々接続された４つの出力を有する
。結合器１４８の出力は分割器１４９の入力に接続され
ている。分割器１４９は、マルチプレックスＭＣ１．．
．ＭＣ４に供給される段３７の４つの出力に、フィルタ
１５０〜１５３の夫々によって接続された４つの出力を
有する。

【００８０】分割器１４０を結合器１４８に接続する４
つのチャネルは、４つの同期セルの４つのパケットを形
成するためにセルをシフトさせる。第１チャネルは、色
Ｆ１１、Ｆ２１、Ｆ３１、Ｆ４１を有するセルを時間遅
延を伴わずに伝送する。第２チャネルは色Ｆ１２、Ｆ２
２、Ｆ３２、Ｆ４２を有するセルを１セル周期に等しい
時間遅延を伴って伝送する。第３チャネルは色Ｆ１３、
Ｆ２３、Ｆ３３、Ｆ４３を有するセルを２セル周期に等
しい時間遅延を伴って伝送する。第４チャネルは、色Ｆ
１４、Ｆ２４、Ｆ３４、Ｆ４４を有するセルを３セル周
期に等しい時間遅延を伴って伝送する。

【００８１】色Ｆ１１、Ｆ１２、Ｆ１３、Ｆ１４を有す
るセルは連続しており、時間的に隣接しているので、こ
れらのセルを、残りの１２色のセルとは異なる１つのマ
ルチプレックスに搬送するだけでよい。分割器１４９の
機能は、１６色のセルを４つのフィルタ１５０〜１５３
に通し、４つの光ファイバから成る物理的に独立した４
つのマルチプレックスＭＣ１．．．ＭＣ４に分配するこ
とである。フィルタ１５０は、色Ｆ１４、Ｆ１３、Ｆ１
２、Ｆ１１を有する４つの連続セルを通過させる。同時
にフィルタ１５１は、色Ｆ２４、Ｆ２３、Ｆ２２、Ｆ２
１を有する４つの連続セルを通過させる。同時にフィル
タ１５２は、色Ｆ３４、Ｆ３３、Ｆ３２、Ｆ３１を有す
る４つの連続セルを通過させる。同時にフィルタ１５３
は、色Ｆ４４、Ｆ４３、Ｆ４２、Ｆ４１を有する４つの
連続セルを通過させる。

【００８２】段３７の出力でセルは種々の色を維持して
いるが、もはやスペクトルマルチプレックスを構成して
しない。各セルはタイムスロット及びそれを搬送するマ
ルチプレックスによって識別され得る。

【００８３】図１０は、デバイス５０．１、マトリック
ス５１．１及び該マトリックスと結合した制御装置５２
．１を含む交換ネットワーク５の一部のブロック図であ
る。マトリックス５１．１は、デバイス５０．１に接続
された８つの入出力ＥＳ１．．．ＥＳ８と、図１０に示
さないマトリックス５３．１．．．５３．８に夫々接続
された８つの入出力ＥＳ′１．．．ＥＳ′８とに接続さ
れている。実際には、マトリックス５１．１は、マトリ
ックスの行の１６の入力とマトリックスの列の１６の出
力とを有するマトリックス１８０から成る。マトリック
ス５１．１の入出力ＥＳ１．．．ＥＳ８の各々は、マト
リックス１８０の１６の入力ｅ１．．．ｅ１６の１つ及
びマトリックス１８０の１６の出力ｓ１．．．ｓ１６の
１つに夫々接続された別々の入力と出力とから成る。

【００８４】マトリックス５１．１は更に、１６の３ポ
ートカプラと、各セルの４つのルーティングビットをサ
ンプリングし、これらのビットを制御装置５２．１に供
給し得る１６の遅延線とを含む。例えば、入出力ＥＳ１
は、ルーティングビットを翻訳するための装置５２．１
の処理時間に等しい時間遅延を導入する遅延線１６７と
直列のカプラ１６６によってマトリックス１８０の入力
ｅ１に接続されている。入出力ＥＳ１はまた、マトリッ
クス１８０の出力ｓ１に直接接続されている。カプラ１
６６の１つのポートは制御装置５２．１の入力に接続さ
れている。制御装置５２．１のブロック図は詳細に後述
する。

【００８５】デバイス５０．１は、カプラ１６０、１６
１のような３ポートカプラを８対と、遅延線１６２、１
６３のような遅延線を８対と、カプラ１６４、１６５の
ような電気制御入力を有する３ポートカプラを８対含む
。双方向マルチプレックスＭＴ１．．．ＭＴ８の各々は
デバイス５０．１内で２つの単向チャネルによって搬送
され、その結果として、このデバイスの素子が重複する
。

【００８６】デバイス５０．１は更に、−マイクロプロ
セッサ１７０と、 −入出力インタフェース１７１と、 −翻訳メモリ１７２と、 −信号メモリ１７３と、 −ポリシングメモリ１７５と、 −上記素子全部を相互接続するバス１７４とを含む。

【００８７】加入者端末から集信装置を介して到着する
セルは、カプラ１６０、遅延線１６２及びカプラ１６４
を順次通過する。カプラ１６０は、各セルの５つのヘッ
ダバイトを伝送するすめにインタフェース１７１の入力
に接続された第３ポートを有する受動カプラである。遅
延線１６２は、マイクロプロセッサ１７０によるこのヘ
ッダの処理時間に等しい時間遅延を導入する。

【００８８】マイクロプロセッサ１７０は、誤り検出ワ
ードを再計算し、ヘッダに含まれた対応ワードと比較す
ることによってヘッダをチェックし、新しいラベル値を
供給するメモリ１７２と照合することによって仮想回線
ラベルまたは仮想回線群ラベルを翻訳し、既存のヘッダ
にルーティングラベルを付加し、新しい仮想回線または
仮想回線群ラベルに対する新しい誤り検出ワードを計算
し、従来のポリシング機能を実行する。カプラ１６４は
、３つのルーティングラベルバイトに先行される新しい
ヘッダをセルに挿入する能動カプラである。このために
カプラ１６４は、インタフェース１７１の光出力に接続
された第３ポートとインタフェース１７１の出力に接続
された電気制御入力とを有し、電気イネーブル信号を供
給する。

【００８９】カプラ１６４はまた、空きセルの代わりに
信号セルまたは保全セルを送出するために使用される。 信号メモリ１７３は、交換ネットワーク５に出入りする
信号セル、例えば加入者アクセス装置が接続された通信
ネットワークの制御システムに出入りする信号セルを記
憶する。

【００９０】図１１は、スイッチングマトリックス１８
０及びこれに結合した制御装置５２．１のより詳細なブ
ロック図である。装置５２．１は、マイクロプロセッサ
２００と、入出力インタフェース２０１と、ルーティン
グメモリ２０２と、ポインタメモリ２０３と、信号メモ
リ２０５と、これらの素子全部を相互接続するバス２０
４とを含む。

【００９１】スイッチングマトリックス１８０は、１６
の波長コンバータ１８３．．．１８４と、バッファメモ
リ１８１と、空間分割交換装置１８２とを含む。コンバ
ータ１８３．．．１８４は、マトリックス１８０の１６
の入力ｅ１．．．ｅ１６に夫々接続された１６の入力と
、バッファメモリ１８１の１６の入力に夫々接続された
１６の出力と、制御装置５２．１のインタフェース２０
１の出力に夫々接続された１６の電気制御入力とを有す
る。

【００９２】装置１８２は、マトリックス１８０の１６
の入力ｅ１．．．ｅ１６の１つに受容した各セルを、マ
トリックス１８０の１６の出力ｓ１．．．ｓ１６の１つ
に転送するための空間分割交換を実行する。

【００９３】バッファメモリ１８１の機能は、装置１８
２にセルを転送する前に、コンテンションの問題、即ち
同時に到着しマトリックス１８０の同一出力にアドレス
された２つのセルの回線争奪の問題を解決するためにセ
ルを遅延させることである。１６の出力ｓ１．．．ｓ１
６のいずれかにアドレスされたセルを１６のＦＩＦＯ型
待ち行列中で遅延させ得るようにしておく。スイッチン
グマトリックス１８０において、セルはコンバータ１８
３〜１８４によって異なる１６色に指定されており、こ
れらの全部の出力に共通の１組の遅延線にセルを記憶し
ながら、セルの色によって１６の出力に夫々対応する１
６の待ち行列を識別する。

【００９４】１６の待ち行列は、ポインタメモリ２０３
に記憶されたポインタを介してマイクロプロセッサ２０
０によって管理される。

【００９５】各ポインタの値は０〜ｋ−１〔ｋはバッフ
ァメモリ１８１に含まれる遅延線の数〕である。この実
施例でｋ＝１６である。この待ち行列のポインタがｑに
等しく、ｑがｋ−１未満のとき、所与の待ち行列に記憶
される次のセルは、ランクｑ＋１の遅延線に書込まれる
。ｑ＝ｋ−１のとき、待ち行列は飽和し、このセルはバ
ッファメモリ１８１に書込まれないで消滅する。

【００９６】コンバータ１８３．．．１８４は、セルの
アドレス出力の番号を表示するルーティングラベルから
装置５２．１が抽出する４ビットに基づいて、インタフ
ェース２０１を介してマイクロプロセッサ２００によっ
て電気制御される。セルに指定された色は、マトリック
ス１８０のこの出力に対応する。

【００９７】ルーティングメモリ２０２は、−セルのア
ドレス出力に従って各セルの色を指定するコンバータ１
８３．．１８４の制御パラメータと、−セルがポイント
ツーポイント接続であるかまたはポイントツーマルチポ
イント接続であるかを各セルに表示する標識と、を記憶
しており、後者の接続の場合には、ルーティングメモリ
２０２が、複数のフィルタを装置１８２の出力に同調さ
せるパラメータを供給する。

【００９８】バッファメモリ１８１は、１６の分割器１
８５．．．１８６と、２７２の光ゲートＰ１．．．Ｐ２
７２と、１６の結合器１８７．．．１８８と、０、Ｔｃ
、２．Ｔｃ、３．Ｔｃ．．．１５．Ｔｃ〔Ｔｃはセル周
期〕に夫々等しい遅延を導入する１６の遅延線１８９．
．．１９０とを含む。これらの遅延線は、セルの色にか
かわりなくいかなるセルも０〜１５Ｔｃの範囲で遅延さ
せ得る。分割器１８５．．．１８６の各々は、バッファ
メモリ１８１の１６の入力の１つを夫々構成する入力と
、２７２の光ゲートＰ１．．．Ｐ２７２の１つに夫々接
続された１７の出力とを有する。

【００９９】各分割器の１７の出力のうちで、１６の出
力は、これらのゲートによって１６の結合器１８７．．
．１８８のうちの１つの結合器の入力に夫々接続され、
１７番目の出力は１つのゲートによって制御装置５２．
１の入出力インタフェース２０１の１つの入力に接続さ
れている。インタフェース２０１のこの入力は、図示し
ない光電変換装置を備えており、マイクロプロセッサ２
００に信号セルの内容を受信させる。従って、各結合器
１８７．．．１８８の入力の各々は、ゲートＰ１．．．
Ｐ２７２の１つによって、分割器１８５．．．１８６の
うちの１つの分割器の出力に接続されている。 従って、マトリックス１８０の１６の入力のいずれかに
到着するいかなるセルも、インタフェース２０１を介し
てマイクロプロセッサ２００によって互いに独立して制
御されるゲートＰ１．．．Ｐ２７２の１つを開くことに
よって１６の結合器１８７．．．１８８のいずれか１つ
を通過し得る。

【０１００】結合器１８７．．．１８８の各々は、遅延
線１８９．．．１９０の１つに接続された出力を有する
。従って、制御装置５２．１は、１６の出力の各々にア
ドレスされたセルの流れをモニタでき各セルにどの時間
遅延を指定するかを決定できるメモリ２０３に含まれた
ポインタに従って、マトリックス１８０の１６の入力の
１つに到着する各セルに与える時間遅延を０〜１５．Ｔ
ｃの範囲で選択する。バッファメモリ１８１は、メモリ
１８０の１６の出力に対応する１６のＦＩＦＯ待ち行列
として機能する。

【０１０１】各待ち行列に記憶できるセルの数は、遅延
線１８９．．．１９０の数ｋによって設定される。この
実施例でこの数は１６である。「Ｂｕｆｆｅｒ　　Ｓｉ
ｚｉｎｇ　　ｉｎ　　ａｎ　　ＡＴＭ　　Ｓｗｉｔｃｈ
　　ｆｏｒ　　ｂｏｔｈ　　ＡＴＭａｎｄＳＴＭ　　ｔ
ｒａｆｆｉｃｓ」　　、Ｉｎｔｅｒｎａｔｉｏｎａｌ　
　Ｊｏｕｒｎａｌｏｆ　　Ｄｉｇｉｔａｌ　　ａｎｄ　
　Ａｎａｌｏｇ　　Ｃａｂｌｅｄ　　Ｓｙｓｔｅｍｓ、
ｖｏｌ　　２、２４７〜２５２、１９８９」は、各出力
あたり１６セルの容量を有する出力バッファメモリが１
０−１０に等しいセル損失率を達成し得ることを示す。 遅延線１８９．．．１９０の数ｋを選択することによっ
て、所与の損失率の値を得ることが可能である。

【０１０２】この実施例で、交換ネットワーク５のマト
リックス５１．１〜５１．１６は、集信装置にアドレス
されるセルの順序を変更し得る。必要な順序は２つのル
ーティングビットによって指示される。マトリックスの
出力で所与の順序を得るために、セルはバッファメモリ
１８１の内部でこの順序で読取られる必要がある。各出
力マルチプレックスの待ち行列は、ランク１、２、３、
４のセルを夫々記憶するように構成された独立の４つの
「サブキュー（サブ待ち行列）」と同様にマイクロプロ
セッサ２００によって管理される。

【０１０３】マトリックス１８１の所与の入力に、例え
ばＣ２、Ｃ１、Ｃ４、Ｃ３の順序で到着するが、マトリ
ックス１８１の所与の出力にＣ１、Ｃ２、Ｃ３、Ｃ４の
順序で送出されるべき４つのセルの待ち行列の形成につ
いて考察する。セルＣ２は第２のサブキューに書込まれ
、セルＣ１は第１のサブキューに書込まれ、セルＣ４は
第４のサブキューに書込まれ、セルＣ３は第３のサブキ
ューに書込まれる。書込まれたサブキューは、各セルの
ランクを表示する２つのルーティングビットによって、
所与のマルチプレックスに対応する４つのサブキューか
ら選択される。読取サブキューは、周期的に第１、第２
、第３、第４、などの順序で選択される。

【０１０４】空間分割交換装置１８２は、−１６の遅延
線１８９．．．１９０の出力から成るバッファメモリ１
８１の１６の出力に夫々接続された１６の入力を有する
結合器１９１と、 −結合器１９１の出力によって供給される光信号を増幅
する光増幅器１９２と、 −増幅器１９２に接続された１つの入力と１６の出力と
を有する分割器１９３と、 −分割器１９３の出力に夫々接続された入力と、インタ
フェース２０１の出力に接続され１６色の１つを選択す
る電気制御入力と、スイッチングマトリックス１８０の
１６の出力ｓ１．．．Ｓ１６の１つを構成する出力とを
各々が有する１６のフィルタ１９４．．．１９５とを含
む。

【０１０５】結合器１９１、増幅器１９２及び分割器１
９３は、バッファメモリ１８１から出力された全部のセ
ルを１６のフィルタ１９４．．．１９５に供給し得る。 各フィルタは、各セル周期に制御装置５２．１によって
該フィルタに供給された電気制御信号によって選択され
た色だけを通過させる。これらのフィルタは通常、各フ
ィルタが、１つの点から独自の別の点にセルを搬送する
ために異なる色を夫々濾過するように制御される。いく
つかの場合には、例えば、１つのメッセージを複数の宛
て先に同時に放送するために、これらのフィルタが、同
一セルの複数の宛て先に対応する複数のフィルタで同じ
色を濾過するように制御され得る。

【０１０６】図１２は、集信装置２のスペクトル多重化
及び時分割分離段４０のブロック図である。この段は、
４つのマルチプレックスＭＣ１．．．ＭＣ４に、任意の
色のセルをビットレート２．６Ｇｂ／ｓで受信する。こ
の段は、異なる１６色のスペクトル多重化によって、１
６の同期セルのパケットを１つの光ファイバ４１にビッ
トレート２．６Ｇｂ／ｓで出力する。１６セルの連続す
る２つのパケットは、３セル周期に等しい持続時間のギ
ャップを隔てている。この段は、 −４つのマルチプレックスＭＣ１．．．ＭＣ４に夫々接
続された４つの入力を有する４つの波長コンバータ２４
５〜２４８と、 −コンバータ２４５〜２４８の４つの出力に夫々接続さ
れた４つの入力を有する結合器２４９と、−結合器２４
９の出力に接続された入力と４つの出力とを有する分割
器２５０と、 −電気制御される４つの光ゲート２５１〜２５４と、−
０、Ｔｃ、２．Ｔｃ、３．Ｔｃ〔Ｔｃはビットレート２
．６Ｇｂ／ｓのセル周期〕に夫々等しい時間遅延を導入
する１組の４つの遅延線２５５〜２５７と、−４つの入
力とファイバ４１に接続された段４０の出力を構成する
１つの出力とを有する結合器２６２と、−ゲート２５１
〜２５４の各々を個別に制御し且つ結合器２４５〜２４
８の各々を個別に制御する制御装置２６３とを含む。

【０１０７】分割器２５０の各出力は、ゲート２５１．
．．２５４及び遅延線２５５．．．２５８を介して結合
器２６２の入力に夫々接続されている。

【０１０８】時分割分離では、 −マルチプレックスＭＣ１に到着する４つの連続セルＣ
１、Ｃ２、Ｃ３、Ｃ４のパケットと、 −マルチプレックスＭＣ２に到着する４つの連続セルＣ
５、Ｃ６、Ｃ７、Ｃ８のパケットと、 −マルチプレックスＭＣ３に到着する４つの連続セルＣ
９、Ｃ１０、Ｃ１１、Ｃ１２のパケットと、−マルチプ
レックスＭＣ４に到着する４つの連続セルＣ１３、Ｃ１
４、Ｃ１５、Ｃ１６のパケットとから成る４つのパケッ
トが同時に到着するので、これらのパケットを分離する
。

【０１０９】各パケットの４つのセルは、セルＣ１〜Ｃ
１６に異なる１６色が指定されるようにコンバータ２４
５〜２４８の１つによって順次色付けされている。色の
指定は、４セル周期に等しい周期で周期的に行なわれる
。

【０１１０】各パケットの４つのセルは、互いに同期す
るように０、Ｔｃ、２．Ｔｃ、３．Ｔｃに等しい量ずつ
時間遅延している。このために、４つのセル周期Ｔｃに
等しい周期でゲート２５１〜２５２の各々が１セル持続
時間ずつ順番に開く。従って、例えばセルＣ４、Ｃ８、
Ｃ１２、Ｃ１６はゲート２５４によって同時に送出され
、３．Ｔｃに等しい時間遅延を導入する遅延線２５８に
よって同時に遅延される。これらはセルは、例えばゲー
ト２５１によって同時に伝送されライン２５５によって
時間遅延なしで伝送されるセルＣ１、Ｃ５、Ｃ９、Ｃ１
３と同時に結合器２６２に到着する。

【０１１１】図１３は、集信装置２のビットレート変更
段４２の第１実施例４２ａのブロック図を示す。この実
施例は、図７に示し前記に説明した段３５ａと同様にし
て１セルずつ処理する。この段は１６のセルを同時に処
理し、異なる１６色でスペクトル多重化された１６の同
期セルを同時に受信する。

【０１１２】各セルは、集信装置２のこのレベルで４２
４ビット＋２４のルーティングラベルビット、即ち合計
４４８ビットを含む。従って対応するビットレートは６
５７Ｍｂ／ｓである。

【０１１３】段４２ａは、 −ビットレート２．６Ｇｂ／ｓのビット周期に等しい時
間遅延Ｔ′ｂを各々が導入する第１組の４４８の遅延線
２３３．．．２３４と、 −第１組の遅延線の各々の入力側に夫々挿入された第１
組の４４８の３ポートカプラ２３０と、−ビットレート
６５７Ｍｂ／ｓのビット周期に等しい時間遅延Ｔｂ′を
各々が導入する第２組の４４８の遅延線２３９．．．２
４０と、 −第１組の遅延線の各々の出力側に夫々挿入された第２
組の４４８の３ポートカプラ２４１と、−４４８の電気
制御光ゲート２３５、２３６．．．２３７と、 −全部の光ゲート２３５、２３６、．．．２３７、２３
８を同時に制御する出力を有する制御装置２４４と、−
１６の出力を有する分割器２１０と、−分割器２１０の
１６の出力に夫々接続された１６の入力とファイバ４３
．１．．．４３．１６に接続された段４２ａの１６の出
力を構成する１６の出力とを有するセルの１６色に夫々
同調された１６のフィルタ２１１．．．２１２とを含む
。

【０１１４】光ゲート２３５は、カプラ２３０の第３ポ
ートを遅延線２３９の入力に接続する。光ゲート２３６
は、カプラ２３１の第３ポートを遅延線２３９の出力で
カプラ２４１の第３ポートに接続する。光ゲート２３７
は、カプラ２３２の第３ポートを遅延線２４０の入力に
接続する。光ゲート２３８は第１組の最終遅延線２３４
の出力を第２組の遅延線の最終遅延線２４０の出力でカ
プラ２４３の第３ポートに接続する。カプラ２３０の１
つのポートは、段４２ａの入力を構成し、光ファイバ４
１に接続されている。カプラ２４３のポートは分割器２
８０の入力に接続されている。

【０１１５】２組の遅延線は２つのシフトレジスタのご
とく使用されている。第１組の遅延線２３３．．．２３
４に１完全セルが記憶されると、制御装置２４４が、４
４８ビットレートを第２組の遅延線に同時に転送するた
めに、全部の光ゲート２３５．２３８を同時に制御する
。ビットは第１組の遅延線２３０〜２３４にビットレー
ト２．６Ｇｂ／ｓで到着し、Ｔｂ′に等しい時間遅延ず
つ離間しているので、ビットレート６５７Ｍｂ／ｓで第
２組の遅延線２３９〜２４０を離れる。分割器２１０及
びフィルタ２１１．．．２１２は、１６セルのパケット
の各々をスペクトル分離し、１６の出力光ファイバ４３
．１〜４３．１６に分配する。

【０１１６】図１４は、集信装置２のビットレート変更
段４２の第２実施例４２ｂのブロック図である。この第
２実施例は、第１実施例４２ａを最適化した変形例であ
る。作製を簡単にするために、ビットレート変更を行な
うために１セルずつでなく１６ビットブロックずつ処理
するように、２組の遅延線４４８が２組の１６の遅延線
に置き換えられている。しかしながら、セルを２８の１
６ビットブロックに予め分割する必要がある。従って段
４２ｂは、各セルを２８の１６ビットブロックに分割す
る第１部２２０と、１ブロックずつのビットレート変更
を行なう第２部２２１と、１６セルのパケットの各々を
スペクトル分離し、１６の出力光ファイバ４３．１〜４
３．１６に分配するために１つの分割器２８０′と１６
のフィルタ２８１′．．．２８２′とを含む第３部２２
２とを含む。

【０１１７】第１部２２０は、 −ビットレート２．６Ｇｂ／ｓでセルを供給する光ファ
イバ４１に接続された１つの入力と２８の出力とを有す
る分割器２７０と、 −第２部２２１の入力に接続された第１部２２０の出力
を構成する１つの出力と２８の入力とを有する結合器２
８０と、 −電気制御される２８の光ゲート２７１、２７２．．．
２７３、２７４と、 −２７．Ｄ、２６．Ｄ．．．Ｄ、０〔Ｄはビットレート
６５７Ｍｂ／ｓの１６ビットブロックの持続時間と初期
ビットレート２．６Ｇｂ／ｓの１６ビットブロックの持
続時間との差〕に夫々等しい時間遅延を導入する２７の
遅延線２７５、．．．２７６、２７７、２７８と、−光
ゲート２７１．．．２７４の制御入力に夫々接続された
出力を有する制御装置２７９とを含む。

【０１１８】分割器２７０の２７の出力は、光ゲートと
遅延線とを直列に含むチャネルによって結合器２８０の
２８の入力の１つに夫々接続されている。

【０１１９】制御装置２７９は、各セルを構成する２８
個の１６ビットのブロックを順次伝送するために、ゲー
ト２７１．．２７４を順次開く。第１ブロックは、ゲー
ト２７４及び直接リンクによって時間遅延なく伝送され
る。第２ブロックは、ゲート２７３を通り、１つの１６
ビットのブロックに対応する時間遅延を導入する遅延線
２７７に記憶される。第３ブロックは、（図示しない）
ゲートを介して２つの１６ビットブロックに対応する時
間遅延を導入する（図示しない）遅延線によって伝送さ
れ、以後も同様である。２８番目のブロックは、ゲート
２７１を通り、２７個の１６ビットのブロックに対応す
る時間遅延を導入する遅延線２７５に記憶される。従っ
て、第１部２２０は、１６ビットのブロックを、ビッレ
ート６５７Ｍｂ／ｓの１６ビットの持続時間に対応する
時間遅延ずつ離間させながら第２部２２１に伝送し、そ
の結果として、ビッレート６５７Ｍｂ／ｓの１つの１６
ビットのブロックの持続時間に等しい使用可能時間を利
用して部２２１が各ブロックを処理する。

【０１２０】部２２１は、図１４に示し前記に説明した
第１実施例４２ａの部２２１と同様の構造を有するが、
第１組の遅延線２２３′．．．２３４′の数、第１組の
遅延線に挿入されたカプラ２３０′．．．２３２′の数
、光ゲート２３５′．．．２３８′の数、第２組の遅延
線２３９′．．２４０′の数、第２組の遅延線に挿入さ
れたカプラ２４１′．．．２４３′の数が、すべて４４
８でなく１６である。その結果として、このビットレー
ト変更段４２ｂは前述の段４２ａよりもはるかに容易に
作製できる。

【０１２１】分割器２１０′及びコンバータ２１１′．
．．２１２′は、実施例４２ａの同じ参照記号の素子と
同じ機能を有する。

【０１２２】図１５は、スペクトル分離及びビットレー
ト調整によって第２の分配を行なう段４４のモジュール
４４．１の実施例のブロック図を示す。該モジュールは
、 −３ポートカプラ２８９と、 −３つのルーティングラベルバイトを削除し、ルーティ
ングヘッダ削除後のビットの連続性を回復するためにビ
ットレートを６５７Ｍｂ／ｓから６２２Ｍｂ／ｓに変更
するビットレート調整装置２９５と、 −電気制御入力を有する波長コンバータ２９６と、−１
６出力を有する分割器２９７と、 −１６の固定波長を夫々通過させラインＬＢ１．．．Ｌ
Ｂ１６に接続されたモジュール２９３の１６の出力を構
成する出力を有する１６のフィルタ２９８．．．２９９
と、 −ルーティングラベル抽出装置２８８とを含む。

【０１２３】カプラ２８９は３つのポートを有する。第
１ポートはモジュール４４．１の入力を構成し、第２ポ
ートはビットレート調整装置２９５の入力に接続され、
第３ポートはルーティングラベル抽出装置２８８に接続
されている。これは従来同様の構造であり、その機能は
、ルーティングラベルの内容に対応する色をセルに与え
るために色を選択する電気信号を波長コンバータに供給
することによって波長コンバータ２９６を制御すること
である。装置２９５の出力は波長コンバータ２９６の入
力に接続されている。波長コンバータの出力は分割器２
９７の入力に接続されている。分割器２９７の１６の出
力は、１６のフィルタ２９８．．．２９９の入力に夫々
接続されている。１つのセルの波長に対応するフィルタ
は、該セルを通過させ加入者端末に伝送する。

【０１２４】ビットレート調整装置２９５は、図８に示
す前記に説明した段３５ｂの部１２０と同様の構造を有
するので詳細には説明しない。ビットレートを６５７Ｍ
ｂ／ｓから６２２Ｍｂ／ｓに変更するために、この構造
をどのように適応させるかということは当業者に明らか
であろう。

【０１２５】図１６は、ビットレート変更を伴うマルチ
プレクサ／デマルチプレクサ３の実施例のブロック図を
示す。該マルチプレクサ／デマルチプレクサは、−マル
チプレックスＭＣ１〜ＭＣ４を介して集信装置２からセ
ルをビットレート２．６Ｇｂ／ｓで受信し、２．５Ｇｂ
／ｓで出力する４つのビットレート変更装置Ｄ１〜Ｄ４
と、 −装置Ｄ１〜Ｄ４から出力されたセルを４つの入力に受
信し、マルチプレックスＭＤ１及びＭＤ２を介してマル
チプレクサ−デマルチプレクサ４に搬送すべき時分割多
重化セルを２つの出力に送出し、各マルチプレックスの
負荷が０．４から０．８アーランに変化するように処理
する統計的マルチプレクサ３５０と、 −ビットレート２．５Ｇｂ／ｓ及び最大負荷０．８アー
ランでマルチプレックスＭＤ１及びＭＤ２によって供給
されたセルを２つの入力に受信し、分離されたセルを負
荷０．４アーランで４つの出力に出力するデマルチプレ
クサ３５１と、 −デマルチプレクサ３５１によって分離されたセルをビ
ットレート２．５Ｇｂ／ｓで受信し、マルチプレックス
ＭＣ１〜ＭＣ４にビットレート２．６Ｇｂ／ｓで出力す
る４つのビットレート変更装置Ｄ５〜Ｄ８とを含む。

【０１２６】図１７は、ビットレート変更を伴うマルチ
プレクサ／デマルチプレクサ４の実施例のブロック図で
ある。該マルチプレクサ／デマルチプレクサは、−ビッ
トレート２．５Ｇｂ／ｓ及び最大負荷０．８アーランで
２つのマルチプレックスＭＤ１、ＭＤ２によって供給さ
れるセルを受信し、４つの出力にビットレート２．６Ｇ
ｂ／ｓ及び最大負荷０．４アーランでセルを出力するデ
マルチプレクサ３５２と、 −分離されたセルをビットレート２．５Ｇｂ／ｓで受信
し、該セルのビットレートを２．６Ｇｂ／ｓに変更し、
これらのセルをマルチプレックスＭＴ１〜ＭＴ４に供給
するためにデマルチプレクサ３５２の４つの出力に夫々
接続された４つのビットレート変更装置Ｄ９〜Ｄ１２と
、 −４つのマルチプレックスＭＴ１〜ＭＴ４を介してビッ
トレート２．６Ｇｂ／ｓ及び最大負荷０．４アーランで
供給されるセルを夫々受信し、これらのセルをビットレ
ート２．５Ｇｂ／ｓで出力する４つのビットレート変更
装置Ｄ１３〜Ｄ１６と、 −装置Ｄ１３〜Ｄ１６によって再生されたセルを４つの
入力に受信し、これらのセルを２つの出力を介してビッ
トレート２．５Ｇｂ／ｓ及び最大負荷０．８アーランで
２つのマルチプレックスＭＤ１及びＭＤ２に出力するた
めに時分割多重化する統計的マルチプレクサ３５３とを
含む。

【０１２７】図１８は、マルチプレクサ３５０の１つの
実施例のブロック図である。該マルチプレクサは、−４
つのビットレート変更装置Ｄ１〜Ｄ４によって夫々供給
されるセルを受信する第１入力を各々が有する４つの波
長コンバータ３００〜３０３と、 −コンバータ３００〜３０３の４つの出力に夫々接続さ
れた４つの入力を有する結合器３０４と、−結合器３０
４の出力に接続された第１入力を有するバッファメモリ
３０５と、 −バッファメモリ３０５の出力に接続された１つの入力
と、１つの出力がバッファメモリ３０５の第２入力に接
続された３つの出力とを有する分割器３０６と、−分割
器３０６の２つの出力に夫々接続された２つの入力と、
２つのマルチプレックスＭＤ１、ＭＤ２に夫々接続され
た２つの出力とを有する２つの電気制御フィルタ３０７
、３０８と、 −コンバータ３０１．．．３０３の制御入力、メモリ３
０５の制御入力及び制御可能フィルタ３０７、３０８の
制御入力に夫々接続された出力を有する電子制御装置３
０９とを含む。

【０１２８】バッファメモリ３０５は、図５に示した集
信装置２の段３１の前記メモリと同様の構造を有する。 該バッファメモリは、 −第１ポートがバッファメモリ３０５の第１入力を構成
する３ポートカプラ３１０と、 −カプラ３１０の第２ポートに接続された入力とバッフ
ァメモリ３０５の出力を構成する出力とを有する光増幅
器３１１と、 −カプラ３１０の第３ポートに接続された出力を有する
結合器１２と、 −結合器３１２の２つの入力に夫々接続された出力を有
し且つ電子制御装置３０９の出力に接続された制御入力
を有する２つの電気制御光ゲート３１３、３１４と、−
ゲート３１３、３１４の入力に夫々接続された出力を有
する２つの周期的フィルタ３１５、３１６と、−ビット
レート２．５Ｇｂ／ｓで４２４ビットを含むセルの持続
時間に対応する時間遅延を導入し、フィルタ３１５、３
１６の共通入力に接続された出力と分割器３０６の出力
に接続されたバッファメモリ３０５の第２入力を構成す
る入力とを有する遅延線３１７とを含む。

【０１２９】素子３１０〜３１７は、コンバータ３００
．．．３０３によって指定された異なる１６色によって
符号化された１６以下のセルを記憶し得るループを構成
する。電子制御装置３０９は、バッファメモリ３０５に
記憶されたセルの数及び色を各時刻に認識する。特定の
１セルの読取りは、制御可能なフィルタ３０７、３０８
の１つを該セルの色に同調させることによって行なわれ
る。次に装置３０９が、素子３１２〜３１６から成る消
去システムを用いてバッファメモリ３０５内で該セルの
消去を命令する。フィルタ３１５は、可能な１６色の８
色を消去し、フィルタ３１６は残りの可能な８色を消去
し得る。装置３０９は、２つの光ゲート３１３、３１４
のいずれか一方を開くように命令することによって、フ
ィルタ３１５またはフィルタ３１６を選択する。双方の
光ゲートが開くと、どの色も除去されず、従って、異な
る１６色の１６のセルが、増幅器３１１によって再生さ
れながらループ内で循環する。消去システムの変形例は
、固定フィルタ３１５、３１６とゲート３１３、３１４
との代わりに、２つの電気制御フィルタを含み得る。

【０１３０】ビットレート変更を伴うマルチプレクサ／
デマルチプレクサ４の統計的マルチプレクサ３５３は、
前述のマルチプレクサ３５０と同様に作製され得る。

【０１３１】図１９は、デマルチプレクサ３５１の１つ
の実施例のブロック図を示す。該デマルチプレクサは、
−２つのマルチプレックスＭＤ１、ＭＤ２に夫々接続さ
れた入力を各々が有する２つの波長コンバータ３３０、
３３１と、 −コンバータ３３０、３３１の２つの出力に夫々接続さ
れた２つの入力を有する結合器３３２と、−前述のバッ
ファメモリ３０５に等しく結合器３３２の出力に接続さ
れた第１入力を有するバッファメモリ３３３と、 −バッファメモリ３３３の出力に接続された１つの入力
と、１つの出力がバッファメモリ３３３の第２入力に接
続された５つの出力とを有する分割器３３４と、−分割
器３３４の出力に夫々接続された１つの入力とビットレ
ート変更回路Ｄ５〜Ｄ８の１つの入力に夫々接続された
１つの出力とを各々が有する４つの電気制御フィルタ３
３５〜３３８と、 −波長コンバータ３３０、３３１、バッファメモリ３３
３及び制御可能フィルタ３３５〜３３８の制御入力に夫
々接続された出力を有する電子制御装置３３９とを含む
。

【０１３２】マルチプレックスＭＤ１及びＭＤ２によっ
て最大負荷０．８アーランで供給されるセルは、バッフ
ァメモリ３３３に異なる色の１６以下のセルを記憶する
ように、波長コンバータ３３０、３３１によって１６色
から選択された１つの色に指定される。制御装置３３９
は、バッファメモリ３３３に記憶されたセルの数及び色
を各時刻に認識する。制御装置は、選択されたセルをデ
マルチプレクサ３５１の出力の１つに通すようにフィル
タ３３５〜３３８を制御することによって記憶セルを読
取ってビットレート変更装置Ｄ５〜Ｄ８に順次に送出す
る。バッファメモリ３３３から８つのセルが読取られる
と、これらの８つのセルがバッファメモリ３３３から消
去されるように、制御装置３３９が消去システムを制御
する。

【０１３３】図２０は、ビットレート変更回路、例えば
回路Ｄ５のブロック図である。該回路は、−ビットレー
ト２．５Ｇｂ／ｓでセルを受信するためにデマルチプレ
クサ３５１の出力に接続された入力とｎ個の出力〔ｎは
１セル中のビット数であり、回路Ｄ５の場合は４２４に
等しい〕とを有する分割器３６０と、−分割器３６０の
出力に夫々接続された入力を各々が有する（ｎ−１）．
Ｔｂ１、（ｎ−２）．Ｔｂ１．．．Ｔｂ１〔Ｔｂ１はビ
ットレート変更前のビット周期、即ち回路Ｃ１ではビッ
トレート２．６Ｇｂ／ｓに対応するビット周期〕に夫々
等しい時間遅延を導入する（ｎ−１）個の遅延線３６１
、３６２．．．３６３と、−遅延線３６１、３６２．．
．３６３のうちの１つの遅延線の出力に夫々接続された
入力を各々が有するｎ個の電気制御光ゲート３６４、３
６５．．．３６６と、分割器３６０の出力に直接接続さ
れた入力を有するゲート３６７と、 −ゲート３６５、３６５．．．３６６、３６７の出力の
１つに接続された入力を各々が有するＴｂ２．．．（ｎ
−２）．Ｔｂ２、（ｎ−１）．Ｔｂ２〔Ｔｂ２は新しい
ビットレートのビット周期、即ち回路Ｄ１ではビットレ
ート２．５Ｇｂ／ｓのビット周期〕に等しい時間遅延を
夫々導入する（ｎ−１）個の遅延線３６８、３６９．．
．３７０と、 −ｍ．Ｔｂ２〔ｍはルーティングラベルビットの数、こ
の加入者アクセスユニットでは２４〕に等しい時間遅延
を各々が導入するｎ個の追加遅延線３７１、３７２．．
．３７３、３７４と、 −ゲート３６４の出力に直接接続された１つの入力と、
追加遅延線３７１、３７２．．．３７３、３７４の出力
に夫々接続されたｎ−１の入力と、マルチプレックスＭ
Ｃ１に接続され該マルチプレックスに新しいビットレー
ト２．６Ｇｂ／ｓでセルを供給する回路Ｄ５の出力を構
成する１つの出力とを有する結合器３７５と、−ゲート
３６４、３６５．．．３６６、３６７の制御入力に接続
された出力を有する電子制御装置３７６とを含む。

【０１３４】従って分割器３６０のｎ個の出力はすべて
、０〜（ｎ−１）．Ｔｂ１までＴｂ１ずつ増加する時間
遅延を有するｎ個の遅延線によってゲート３６４、３６
５．．．３６６、３６７のうちの１つのゲートの入力に
接続されている。その結果として、同一セルのｎビット
が、これらのゲートの入力に同時に到着する。次いで制
御装置３７６が、ゲート３６４〜３６７の全部を同時に
開き、第２ビットレートのビット持続時間Ｔｂ２に対応
する別の組の遅延線に、これらのｎビットを同時に転送
する。ゲート３６４の出力は追加遅延線３７１の入力に
直結されている。その他の全部のゲート３６５．．．３
６６、３６７の出力は、０〜（ｎ−１）．Ｔｂ２までＴ
ｂ２ずつ増加する時間遅延を有する１組の遅延線３６８
、３６９．．．３７０によって追加遅延線３７２．．．
３７３、３７４の入力に夫々接続されている。

【０１３５】その結果として、遅延線３６１．．．３６
３によって同時に出力されたビットは、追加遅延線３７
１、３７２．．．３７３、３７４の入力に漸増シフトを
伴って到着する。これらのセルは新しいビット周期Ｔｂ
２に等しい間隔で配列される。追加遅延線はこれらのセ
ルを均一にｍ．Ｔｂ２ずつ遅延させ、連続する２つのセ
ルの間にｍ個のルーティングラベルビットを後で挿入で
きる時間間隔を与える。この実施例でｍは２４に等しい
。結合器３７５の出力には同一セルの種々のビットが、
所望のビットレート２．６Ｇｂ／ｓに対応するビット周
期Ｔｂ２で順次出現する。

【０１３６】ビットレート変更回路Ｄ６、Ｄ７、Ｄ８は
当然、前述の回路Ｄ５と同様に作製される。ビットレー
トを２．６Ｇｂ／ｓから２．５Ｇｂ／ｓに変更するビッ
トレート変更回路Ｄ１、Ｄ２、Ｄ３、Ｄ４は、遅延線３
６１、３６２．．．３６３ではＴｂ１をＴｂ２に代え、
遅延線３６８．．．３６９、３７０ではＴｂ２をＴｂ１
に代えた同じ設計である。逆に、マルチプレックスＭＤ
１、ＭＤ２にはルーティングラベルを挿入する必要がな
いので、追加遅延線３７１、３７２．．．３７３、３７
４は不要である。マルチプレクサ−デマルチプレクサ４
のビットレート変更回路Ｄ９〜Ｄ１２は前述の回路Ｄ５
に等しく、同じ追加遅延ｍ．Ｔｂ２の追加遅延線が維持
されている。ビットレート変換回路Ｄ９〜Ｄ１２は、追
加遅延線３７１、３７２．．．３７３、３７４が削除さ
れＴｂ１とＴｂ２の値が入れ代わっている以外は前述の
回路Ｄ５と同様である。

【０１３７】交換ネットワーク５を分局に接続するマル
チプレクサ／デマルチプレクサ（例えばマルチブレクサ
／デマルチブレクサ９など）は、前述のマルチプレクサ
−デマルチプレクサ３及び４に等しい。

【０１３８】本発明の範囲は前記の実施例に限定されな
い。多数の変更が可能であることは当業者に明らかであ
ろう。特に、各集信装置の段４０の入力側に、加入者端
末宛てのセルの順序を再編成する専用段を配備し、この
専用段において、セルの順序を再編成するために２つの
ルーティングビットを翻訳し、該専用段が、集信装置を
交換ネットワークに接続する各マルチプレックス毎に少
なくとも４つのセルの容量を有するバッファメモリを含
むように構成することが可能である。

【図面の簡単な説明】

【図１】図１は本発明の光加入者アクセスユニットの実
施例のブロック図である。

【図２】図１の実施例の一部を成す加入者アクセス回路
の実施例のブロック図である。

【図３】図１の実施例の一部を成す集信装置の実施例の
ブロック図である。

【図４】図１の実施例の一部を成す交換ネットワークの
実施例のブロック図である。

【図５】非同期統計的時分割及びスペクトル多重化によ
って第１レベルの集信を行なうために各集信装置に備え
られた段の実施例のブロック図である。

【図６】加入者アクセスユニットのローカルクロックに
セルを再同期させるために各集信装置に備えられた段の
実施例のブロック図である。

【図７】加入者アクセス回路から交換ネットワーク宛て
に送られるセルのビットレートを変更するために各集信
装置に備えられた段の実施例のブロック図である。

【図８】加入者アクセス回路から交換ネットワーク宛て
に送られるセルのビットレートを変更するために各集信
装置に備えられた段の別の実施例のブロック図である。

【図９】周期的時分割多重化によって第２レベルの集信
を行なうために各集信装置に備えられた段の実施例のブ
ロック図である。

【図１０】図１の実施例の交換ネットワークのスイッチ
ングマトリックスの実施例のブロック図である。

【図１１】図１０のスイッチングマトリックスの詳細な
ブロック図である。

【図１２】集信装置から加入者端末に送られるセルの第
１レベルの分配を行なうために各集信装置に備えられた
時分割分離段の実施例のブロック図である。

【図１３】集信装置から加入者端末に伝送されるセルを
処理するために各集信装置に備えられたビットレート変
更段の実施例のブロック図である。

【図１４】集信装置から加入者端末に伝送されるセルを
処理するために各集信装置に備えられたビットレート変
更段の別の実施例のブロック図である。

【図１５】この集信装置によって加入者端末に送られる
セルのスペクトル分離によって第２レベルの分配を行な
うために各集信装置に備えられた段の実施例のブロック
図である。

【図１６】遠隔集信装置を交換ネットワークに接続する
ために備えられたビットレート変更を伴う第１マルチプ
レクサ−デマルチプレクサの実施例のブロック図である
。

【図１７】遠隔集信装置を交換ネットワークに接続する
ために備えられたビットレート変更を伴う第２マルチプ
レクサ−デマルチプレクサの実施例のブロック図である
。

【図１８】ビットレート変更を伴う第１のマルチプレク
サ−デマルチプレクサのマルチプレクサ部の実施例のブ
ロック図である。

【図１９】ビットレート変更を伴う第１のマルチプレク
サ−デマルチプレクサのデマルチプレクサ部の実施例の
ブロック図である。

【図２０】ビットレート変更部の実施例のブロック図で
ある。

【符号の説明】

１、６　　加入者アクセス回路 ２、７　　集信装置 ５　　交換ネットワーク ８　　制御ユニット ３、４、９　　マルチプレクサ−デマルチプレクサ１０
　　入出力端子

Claims (7)

【特許請求の範囲】
1. 【請求項１】　　固定長のセルの形態のデータを送受信
   する加入者端末を非同期時分割多重化によって通信ネッ
   トワークに接続するための光加入者アクセスユニットで
   あって、交換局に接続された交換ネットワークと、交換
   ネットワークに接続された制御ユニットと、交換ネット
   ワークに接続された複数の集信装置と、加入者端末及び
   集信装置に夫々接続された加入者アクセス回路とを含ん
   でおり、前記ネットワーク、前記制御ユニット、前記集
   信装置及び前記ライン端末が、加入者アクセスユニット
   によって送信または受信された各セルに含まれている仮
   想回線または仮想回線群のラベルを翻訳し、該ラベルに
   、該セルを該加入者アクセスユニットにルーティングさ
   せるルーティングラベルを付加する手段と、加入者端末
   によって送出された各セルをローカルクロックに同期さ
   せる手段と、ポリシング機能を果たす手段とを含んでお
   り、加入者アクセスユニットによって送信または受信さ
   れる各セル毎に、仮想回線または仮想回線群のラベルを
   翻訳し、且つ、該ラベルにルーティングラベルを付加す
   る手段が、交換ネットワークの内部に配置されており、
   該手段は、少なくとも１つの集信装置に接続された全部
   の加入者端末に送信または受信されるセルを処理するた
   め共用されることを特徴とする光加入者アクセスユニッ
   ト。
2. 【請求項２】　　ポリシング機能を果たす手段が、交換
   ネットワークの内部に配置されており、該手段は、少な
   くとも１つの集信装置に接続された全部の加入者端末に
   よって送信されたセルを処理するために共用されること
   を特徴とする請求項１に記載の光加入者アクセスユニッ
   ト。
3. 【請求項３】　　各集信装置内に同期手段が配置されて
   おり、各集信装置が更に、同期手段の入力側に位置する
   加入者端末から受信したセルをスペクトル多重化する手
   段を含むことを特徴とする請求項１に記載の加入者アク
   セスユニット。
4. 【請求項４】　　各集信装置が更に、スペクトル多重化
   され同期されたセルのビットレートを乗算する手段と、
   ビットレート乗算手段によって再構成されたセルをスペ
   クトル多重化することなく時分割多重化する手段とを含
   むことを特徴とする請求項１に記載の加入者アクセスユ
   ニット。
5. 【請求項５】　　加入者端末に向かってセルを送出する
   ために、各集信装置が、セルをスペクトル分離する手段
   を含むことを特徴とする請求項１に記載の加入者アクセ
   スユニット。
6. 【請求項６】　　加入者端末に向かってセルを送出する
   ために、各集信装置が更に、交換ネットワークによって
   加入者端末宛てに供給されるセルを時分割分離し、次い
   でスペクトル多重化する手段と、前記時分割分離及びス
   ペクトル多重化を行なう手段によって供給されたセルの
   ビットレートを分割する手段とを含み、前記ビットレー
   ト分割手段は、スペクトル分離手段の入力側に配置され
   ていることを特徴とする請求項５に記載の加入者アクセ
   スユニット。
7. 【請求項７】　　交換ネットワークによって加入者端末
   宛てに供給されるセルを時分割分離し且つスペクトル多
   重化する手段が周期的に動作し、交換ネットワークが更
   に、時分割多重化セルを集信装置に供給する前に、ルー
   ティングラベルに従って該セルの順序を再編成する手段
   を含むことを特徴とする請求項６に記載の加入者アクセ
   スユニット。