JPH04357856A - Manufacture of semiconductor device - Google Patents
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Landscapes
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Drying Of Semiconductors (AREA)
Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は、下層配線と上層配線と
の電気的導通をスルーホール（透孔）を通して行う多層
配線構造を有する半導体装置の製造方法に関する。近年
、上記多層配線構造する半導体装置の製造方法において
は、有効な電極形成技術が要求されている。以下、具体
的に説明する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device having a multilayer wiring structure in which electrical conduction between lower layer wiring and upper layer wiring is achieved through through holes. In recent years, effective electrode formation techniques have been required in methods of manufacturing semiconductor devices having the above-mentioned multilayer wiring structure. This will be explained in detail below.
【０００２】0002
【従来の技術】図２、３は従来の半導体装置の製造方法
を説明する図である。図２、３において、３１はＳｉ等
からなる基板であり、この基板３１上にはＳｉＯ２ 等
の絶縁膜３２及びＡｌ等の下層配線３３が形成されてい
る。そして、この下層配線３３上にはスルーホール３４
を有するＳｉＯ２ 等からなる層間絶縁膜３５が形成さ
れており、更にスルーホール３４を介して下層配線３３
とコンタクトするようにＡｌ等からなる上層配線３６が
形成されている。３７は層間絶縁膜３５にスルーホール
３４を形成する際のエッチングマスクとなるレジストマ
スクである。2 and 3 are diagrams illustrating a conventional method of manufacturing a semiconductor device. In FIGS. 2 and 3, 31 is a substrate made of Si or the like, and on this substrate 31, an insulating film 32 of SiO2 or the like and a lower layer wiring 33 of Al or the like are formed. A through hole 34 is formed on this lower layer wiring 33.
An interlayer insulating film 35 made of SiO2 or the like having a
An upper layer wiring 36 made of Al or the like is formed so as to be in contact with. A resist mask 37 serves as an etching mask when forming the through hole 34 in the interlayer insulating film 35.
【０００３】次に、その半導体装置の製造方法について
説明する。まず、図２（ａ）に示すように、ＣＶＤ法等
によりＳｉ基板３１上にＳｉＯ２ を堆積して絶縁膜３
２を形成し、スパッタ法等により絶縁膜３２上にＡｌを
堆積して下層配線３３を形成した後、ＣＶＤ法等により
下層配線３３上にＳｉＯ２ を堆積して層間絶縁膜３５
を形成する。Next, a method for manufacturing the semiconductor device will be explained. First, as shown in FIG. 2(a), SiO2 is deposited on a Si substrate 31 using a CVD method or the like to form an insulating film 3.
After depositing Al on the insulating film 32 by sputtering or the like to form the lower layer wiring 33, SiO2 is deposited on the lower layer wiring 33 by the CVD method or the like to form the interlayer insulating film 35.
form.
【０００４】次に、図２（ｂ）に示すように、層間絶縁
膜３５上にレジストパターニングによりレジストマスク
３７を形成した後、このレジストマスク３７を用いＲＩ
Ｅ等により層間絶縁膜３５をエッチングして下層配線３
３が露出されたスルーホール３４を形成する。次に、図
２（ｃ）に示すように、Ｏ２ ＋Ｎ２ ガス、Ｏ２ ＋
ＣＦ４ ガスによりレジストマスク３７をアッシング除
去する。この時、層間絶縁膜３５上にアッシング残３８
が形成される。Next, as shown in FIG. 2B, a resist mask 37 is formed on the interlayer insulating film 35 by resist patterning, and then RI is performed using this resist mask 37.
Etching the interlayer insulating film 35 using E or the like to remove the lower wiring 3
A through hole 34 is formed in which the hole 3 is exposed. Next, as shown in FIG. 2(c), O2 + N2 gas, O2 +
The resist mask 37 is removed by ashing using CF4 gas. At this time, ashing remains 38 on the interlayer insulating film 35.
is formed.
【０００５】このため、一度大気に出し洗浄することに
より図３（ｄ）に示す如くアッシング残３８を除去し、
乾燥した後、再び真空装置内に戻す。ここでは一度大気
に出しているため、図３（ｄ）に示す如くスルーホール
３４内のＡｌスルーホール３４上にＡｌ２ Ｏ３ 等の
自然酸化膜３９が形成される。そこで、図３（ｅ）に示
すように、Ａｒスパッタエッチングを施しこの自然酸化
膜３９を除去して下層配線３３を露出させる。For this reason, the ashing residue 38 is removed by exposing it to the atmosphere and cleaning it as shown in FIG. 3(d).
After drying, put it back into the vacuum device. Here, since it is once exposed to the atmosphere, a natural oxide film 39 such as Al2 O3 is formed on the Al through hole 34 in the through hole 34, as shown in FIG. 3(d). Therefore, as shown in FIG. 3E, Ar sputter etching is performed to remove this natural oxide film 39 and expose the lower wiring 33.
【０００６】そして、スパッタ法等によりスルーホール
３４内の下層配線３３とコンタクトするようにＡｌを堆
積して上層配線３６を形成することにより、図３（ｅ）
に示すような２層配線構造を得ることができる。Then, by sputtering or the like, Al is deposited so as to contact the lower layer wiring 33 in the through hole 34 to form the upper layer wiring 36, as shown in FIG. 3(e).
A two-layer wiring structure as shown in can be obtained.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、上記し
た従来の半導体装置の製造方法では、アッシングで層間
絶縁膜上にアッシング残が形成されるため、一度真空を
破って洗浄及び乾燥工程を行わなければならない等、ス
ルーホール形成のためのドライエッチングから上層配線
材料のスパッタまでのプロセスを一貫させることができ
ず、工程数が非常に多く面倒であるという問題があった
。[Problems to be Solved by the Invention] However, in the conventional semiconductor device manufacturing method described above, ashing residue is formed on the interlayer insulating film during ashing, so it is necessary to break the vacuum and perform the cleaning and drying process. There was a problem in that the process from dry etching for forming through-holes to sputtering of upper layer wiring material could not be made consistent, and the number of steps was extremely large and troublesome.
【０００８】また、Ａｒスパッタエッチング時に下地の
下層配線３３にダメージが入り易いという問題もあった
。
そこで本発明は、層間絶縁膜にスルーホールを形成する
ためのドライエッチングから上層配線形成のためのスパ
ッタまでのプロセスを少ない工程数で行うことができ、
しかも下層配線へのダメージを低減することができる半
導体装置の製造方法を提供することを目的としている。[0008] Another problem is that the underlying lower layer wiring 33 is easily damaged during Ar sputter etching. Therefore, the present invention can perform processes from dry etching for forming through holes in an interlayer insulating film to sputtering for forming upper layer wiring with a small number of steps.
Moreover, it is an object of the present invention to provide a method for manufacturing a semiconductor device that can reduce damage to lower layer wiring.
【０００９】[0009]
【課題を解決するための手段】本発明による半導体装置
の製造方法は上記目的達成のため、第１の導電性膜上に
層間絶縁膜を形成する工程と、該層間絶縁膜上にレジス
トマスクを形成する工程と、該レジストマスクを用い、
該層間絶縁膜をエッチングしてコンタクトホールを形成
する工程と、該レジストマスクのアッシングと、該コン
タクトホール内の該第１の導電性膜上の自然酸化膜除去
のための表面処理とを同時に行う工程と、該コンタクト
ホール内の該第１の導電性膜とコンタクトするように第
２の導電性膜を形成する工程を含むものである。[Means for Solving the Problems] In order to achieve the above object, the method for manufacturing a semiconductor device according to the present invention includes the steps of forming an interlayer insulating film on a first conductive film, and forming a resist mask on the interlayer insulating film. using the forming process and the resist mask,
A step of etching the interlayer insulating film to form a contact hole, ashing the resist mask, and surface treatment for removing a natural oxide film on the first conductive film in the contact hole are performed simultaneously. and forming a second conductive film in contact with the first conductive film in the contact hole.
【００１０】本発明においては、各工程の処理を大気に
曝すことなく連続的に行うのが好ましく、この場合、Ａ
ｌ２Ｏ３等の自然酸化膜を形成し難くすることができる
。
本発明においては、アッシングと表面処理をＣｌＦ３を
主成分とするケミカル反応によって行うのが好ましく、
この場合、主にＦによってアッシング、Ｃｌによって表
面処理させることができる。この場合、１４０ ℃以上
で行うのが好ましく、ケミカル反応をより促進させるこ
とができる。また、キャリアガスとしてはＮ２ ガスが
好ましく、ケミカルな反応を促進する。よって、従来の
エッチング、アッシングレートに比べてエッチング、ア
ッシングレートが速くなる。[0010] In the present invention, it is preferable to carry out each process continuously without exposing it to the atmosphere, and in this case, A
It is possible to make it difficult to form a natural oxide film such as l2O3. In the present invention, ashing and surface treatment are preferably performed by a chemical reaction containing ClF3 as a main component,
In this case, ashing can be performed mainly with F and the surface can be treated with Cl. In this case, it is preferable to carry out the reaction at a temperature of 140° C. or higher, so that the chemical reaction can be further promoted. Further, N2 gas is preferable as the carrier gas, and promotes chemical reactions. Therefore, the etching and ashing rates are faster than the conventional etching and ashing rates.
【００１１】[0011]
【作用】本発明では、実施例で詳述するように、図１に
示す如くレジストのアッシングと自然酸化膜の除去を同
一の工程で行うようにしたため、スルーホール４形成の
ためのエッチングから上層配線６形成のためのスパッタ
までのプロセスを一度も真空を破ることなく行うことが
でき、工程数を著しく低減させることができる。また、
プロズマをたかずにケミカルな反応によって下層配線３
表面の自然酸化膜除去を行っているため、下層配線３に
ダメージをほとんど生じないようにすることができる。[Operation] In the present invention, as shown in FIG. 1, the resist ashing and the removal of the natural oxide film are performed in the same process, as will be described in detail in the examples. The process up to sputtering for forming the wiring 6 can be performed without breaking the vacuum even once, and the number of steps can be significantly reduced. Also,
Lower layer wiring 3 by chemical reaction without generating plasma
Since the natural oxide film on the surface is removed, almost no damage to the lower wiring 3 can be caused.
【００１２】0012
【実施例】以下、本発明を図面に基づいて説明する。図
１は本発明の一実施例に則した半導体装置の製造方法を
説明する図である。図示例はＭＯＳ、パイポーラトラン
ジスタ等の製造方法に適用することができる。図１にお
いて、１はＳｉ等からなる基板であり、この基板１上に
はＳｉＯ２ 等の絶縁膜２及びＡｌ等の下層配線３が形
成されている。そして、この下層配線３上にはスルーホ
ール４を有するＳｉＯ２ 等からなる層間絶縁膜５が形
成されており、更に、スルーホール４を介して下層配線
３とコンタクトするようにＡｌ等からなる上層配線６が
形成されている。７は層間絶縁膜５にスルーホール４を
形成する際のエッチングマスクとなるレジストマスクで
ある。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be explained below based on the drawings. FIG. 1 is a diagram illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention. The illustrated example can be applied to methods of manufacturing MOS, bipolar transistors, and the like. In FIG. 1, reference numeral 1 denotes a substrate made of Si or the like, and on this substrate 1, an insulating film 2 of SiO2 or the like and a lower layer wiring 3 of Al or the like are formed. An interlayer insulating film 5 made of SiO2 or the like having through holes 4 is formed on the lower layer wiring 3, and an upper layer wiring made of Al or the like is formed so as to contact the lower layer wiring 3 via the through hole 4. 6 is formed. A resist mask 7 serves as an etching mask when forming the through hole 4 in the interlayer insulating film 5.
【００１３】次に、その半導体装置の製造方法を説明す
る。まず、図１（ａ）に示すように、ＣＶＤ法等により
Ｓｉ基板１上にＳｉＯ２ を堆積して膜厚約７０００Å
程度の絶縁膜２を形成し、スパッタ法等により絶縁膜２
上にＡｌを堆積して膜厚約０．５ μｍ 程度の下層配
線３を形成した後、ＣＶＤ法等により下層配線３上にＳ
ｉＯ２ を堆積して膜厚約７０００Å程度の層間絶縁膜
５を形成する。次いで、層間絶縁膜５上にレジストパタ
ーニングによりレジストマスク７を形成した後、このレ
ジストマスク７を用いＲＩＥ等により層間絶縁膜５をエ
ッチングして下層配線３が露出されたスルーホール４を
形成する。Next, a method for manufacturing the semiconductor device will be explained. First, as shown in FIG. 1(a), SiO2 is deposited on a Si substrate 1 to a thickness of approximately 7000 Å by CVD or the like.
The insulating film 2 is formed by a sputtering method or the like.
After depositing Al on top to form a lower layer wiring 3 with a film thickness of about 0.5 μm, S is deposited on the lower layer wiring 3 by a CVD method or the like.
An interlayer insulating film 5 having a thickness of approximately 7000 Å is formed by depositing iO2. Next, a resist mask 7 is formed on the interlayer insulating film 5 by resist patterning, and then the interlayer insulating film 5 is etched by RIE or the like using the resist mask 7 to form a through hole 4 in which the lower wiring 3 is exposed.
【００１４】次に、反応器内をＮ２ ガスで置換し、次
いで、アッシングと自然酸化膜除去のための表面処理（
クリーニング）時に １４０℃以上の温度まで昇温させ
る。次いで、ＣｌＦ３ ＋Ｎ２ ガスを導入してレジス
トマスク７のアッシングとスルーホール４内の下層配線
３の自然酸化膜除去のための表面処理を同時に行う。こ
の時、レジストマスク７がアッシング除去される。Next, the inside of the reactor was replaced with N2 gas, and then ashing and surface treatment to remove the natural oxide film (
(cleaning), raise the temperature to 140℃ or higher. Next, ClF3 +N2 gas is introduced to perform ashing of the resist mask 7 and surface treatment for removing the natural oxide film of the lower wiring 3 in the through hole 4 at the same time. At this time, the resist mask 7 is removed by ashing.
【００１５】そして、スパッタ法等によりスルーホール
４内の下層配線３とコンタクトするようにＡｌを堆積し
て膜厚約 １μｍ 程度の上層配線６を形成することに
より、図１（ｃ）に示すような２層配線構造を得ること
ができる。すなわち、本実施例では、層間絶縁膜５にス
ルーホール４を開孔するエッチング工程後、 １４０℃
以上に昇温しＣｌＦ３ ＋Ｎ２ ガスを用いてプラズマ
をたかずにケミカルな反応によってレジストマスク７の
アッシングとスルーホール４内の下層配線３表面の自然
酸化膜の除去とを同時に行い、その後、スルーホール４
内の下層配線３とコンタクトするように上層配線６をス
パッタにより形成するようにしている。Then, by sputtering or the like, Al is deposited so as to contact the lower layer wiring 3 in the through hole 4 to form an upper layer wiring 6 with a film thickness of about 1 μm, as shown in FIG. 1(c). A two-layer wiring structure can be obtained. That is, in this embodiment, after the etching step for forming the through hole 4 in the interlayer insulating film 5, the temperature was set at 140°C.
Ashing of the resist mask 7 and removal of the natural oxide film on the surface of the lower layer wiring 3 in the through hole 4 are performed simultaneously by a chemical reaction using ClF3 +N2 gas without generating plasma, and then the through hole is heated to the above temperature. 4
The upper layer wiring 6 is formed by sputtering so as to be in contact with the lower layer wiring 3 inside.
【００１６】このように、本実施例では、レジストのア
ッシングと自然酸化膜の除去を同一の工程で行うように
したため、スルーホール４形成のためのエッチングから
上層配線６形成のためのスパッタまでのプロセスを一度
も真空を破ることなく行うことができ、工程数を著しく
減少させることができる。また、プラズマをたかずにケ
ミカルな反応によって下層配線３表面の自然酸化膜除去
を行っているために、下層配線３層にダメージをほとん
ど生じないようにすることができる。As described above, in this embodiment, since resist ashing and natural oxide film removal are performed in the same process, the process from etching for forming through holes 4 to sputtering for forming upper layer wiring 6 is performed in the same process. The process can be performed without breaking the vacuum even once, and the number of steps can be significantly reduced. Further, since the natural oxide film on the surface of the lower wiring 3 is removed by chemical reaction without using plasma, it is possible to prevent almost no damage to the 3 lower wiring layers.
【００１７】[0017]
【発明の効果】本発明によれば、層間絶縁膜にスルーホ
ールを形成するためのドライエッチングから上層配線形
成のためのスパッタまでのプロセスを少ない工程数で行
うことができ、しかも下層配線へのダメージを低減する
ことができ、更にエッチング、アッシング残もほとんど
生じないようにすることができるという効果がある。[Effects of the Invention] According to the present invention, the process from dry etching for forming through holes in an interlayer insulating film to sputtering for forming upper layer wiring can be performed with a small number of steps. This has the effect that damage can be reduced, and that almost no etching or ashing residue is left.
【図１】本発明の一実施例に則した半導体装置の製造方
法を説明する図である。FIG. 1 is a diagram illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.
【図２】従来例の半導体装置の製造方法を説明する図で
ある。FIG. 2 is a diagram illustrating a conventional method for manufacturing a semiconductor device.
【図３】従来例の半導体装置の製造方法を説明する図で
ある。FIG. 3 is a diagram illustrating a conventional method for manufacturing a semiconductor device.
３ 下層配線 ４ スルーホール ５ 層間絶縁膜 ６ 上層配線 ７ レジストマスク 3 Lower layer wiring 4 Through hole 5 Interlayer insulation film 6 Upper layer wiring 7 Resist mask
Claims (5)
（５）を形成する工程と、該層間絶縁膜（５）上にレジ
ストマスク（７）を形成する工程と、該レジストマスク
（７）を用い、該層間絶縁膜（５）をエッチングしてコ
ンタクトホール（４）を形成する工程と、該レジストマ
スク（７）のアッシングと、 該コンタクトホール（
４）内の該第１の導電性膜（３）上の自然酸化膜除去の
ための表面処理とを同時に行う工程と、該コンタクトホ
ール（４）内の該第１の導電性膜（３）とコンタクトす
るように第２の導電性膜（６）を形成する工程とを含む
ことを特徴とする半導体装置の製造方法。1. A step of forming an interlayer insulating film (5) on a first conductive film (3), a step of forming a resist mask (7) on the interlayer insulating film (5), and a step of forming a resist mask (7) on the first conductive film (3). A step of etching the interlayer insulating film (5) using a mask (7) to form a contact hole (4), ashing the resist mask (7), and etching the contact hole (
4) simultaneously performing a surface treatment for removing the native oxide film on the first conductive film (3) and the first conductive film (3) in the contact hole (4); forming a second conductive film (6) in contact with the semiconductor device.
く連続的に行うことを特徴とする請求項１記載の半導体
装置の製造方法。2. The method of manufacturing a semiconductor device according to claim 1, wherein each of the steps is performed continuously without exposure to the atmosphere.
Ｆ３ を主成分とするケミカル反応により行うことを特
徴とする請求項１乃至２記載の半導体装置の製造方法。3. The ashing and the surface treatment are performed using Cl.
3. The method of manufacturing a semiconductor device according to claim 1, wherein the method is carried out by a chemical reaction containing F3 as a main component.
うことを特徴とする請求項３記載の半導体装置の製造方
法。4. The method of manufacturing a semiconductor device according to claim 3, wherein the chemical reaction is performed at a temperature of 140° C. or higher.
スがＮ２ ガスであることを特徴とする請求項３記載の
半導体装置の製造方法。5. The method of manufacturing a semiconductor device according to claim 3, wherein the carrier gas contained in the ClF3 is N2 gas.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13277491A JPH04357856A (en) | 1991-06-04 | 1991-06-04 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13277491A JPH04357856A (en) | 1991-06-04 | 1991-06-04 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04357856A true JPH04357856A (en) | 1992-12-10 |
Family
ID=15089241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13277491A Withdrawn JPH04357856A (en) | 1991-06-04 | 1991-06-04 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04357856A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6326278B1 (en) | 1998-02-13 | 2001-12-04 | Nec Corporation | Method of protecting an alignment mark when manufacturing a semiconductor device |
| JP2011227223A (en) * | 2010-04-19 | 2011-11-10 | Hoya Corp | Multiple gradation mask manufacturing method and etching device |
-
1991
- 1991-06-04 JP JP13277491A patent/JPH04357856A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6326278B1 (en) | 1998-02-13 | 2001-12-04 | Nec Corporation | Method of protecting an alignment mark when manufacturing a semiconductor device |
| JP2011227223A (en) * | 2010-04-19 | 2011-11-10 | Hoya Corp | Multiple gradation mask manufacturing method and etching device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980903 |