JP2004146442A

JP2004146442A - Thin film transistor and its manufacturing method

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Publication number: JP2004146442A
Application number: JP2002307073A
Authority: JP
Inventors: Yuki Matsuura; 松　浦　由　紀; Takashi Fujimura; 藤　村　　　尚
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2002-10-22
Filing date: 2002-10-22
Publication date: 2004-05-20
Anticipated expiration: 2022-10-22
Also published as: JP4268792B2

Abstract

<P>PROBLEM TO BE SOLVED: To reduce the number of contact holes subjected to imperfect processing and located in source/drain regions as much as possible while an organic insulating film is used as an interlayer insulating film arranged between interconnecting lines in a thin film transistor. <P>SOLUTION: The thin film transistor is equipped with a silicon oxide film as a gate insulating film, a silicon nitride film as a first interlayer insulating film unit formed on the gate insulating film, and an organic insulating film as a second interlayer insulating film unit formed on the first interlayer insulating unit. In the manufacturing method of the transistor, the first and the second interlayer insulating film unit are subjected to an etching process using a mixed gas containing, at least, carbon, fluorine, and nitrogen gas; and the gate insulating film is subjected to an etching process using a mixed gas containing, at least, carbon, fluorine, and hydrogen. Or, the second interlayer insulating unit is subjected to an etching process using a mixed gas containing, at least, carbon and hydrogen gas. The first interlayer insulating unit is subjected to an etching process using a mixed gas containing, at least, carbon, fluorine, and nitrogen gas. The gate insulating film is subjected to an etching process using a mixed gas containing, at least, carbon, fluorine, and hydrogen gas. By this setup, contact holes can be properly cut in polycrystalline silicon films (source/drain regions 6a, 6b) as the underlying layers of the gate insulating film (silicon oxide film). <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタ及び薄膜トランジスタの製造方法に関する。
【０００２】
【従来の技術】
アクティブマトリックス型液晶表示装置においては、１画素の液晶を駆動するのに１つの薄膜トランジスタを用いている。この薄膜トランジスタは以下のようにして製造されている。
【０００３】
まず、ガラス基板上に、島状に加工された多結晶半導体層を形成し、多結晶半導体層を覆うようにゲート絶縁膜を形成する。ゲート絶縁膜上に、ゲート電極、ゲート線及び補助容量配線（Ｃｓ線）としてのメタル電極を形成する。次に、ゲート電極をマスクとして、多結晶半導体層にＰＨ_３もしくはＢ_２Ｈ_５を不純物として注入して、ソース・ドレイン部を形成する。次に、上記ゲート電極等を覆うように、層間絶縁膜を成膜する。
【０００４】
上記層間絶縁膜についてもう少し詳しく説明する。
【０００５】
現在、アクティブマトリクス型液晶表示装置は高速応答及び高精細化が進んでおり、ゲート線と信号線との間、及び補助容量線と信号線との間の寄生容量を小さくする必要がある。これは以下の理由による。ゲート線と信号線との間、及び補助容量線と信号線との間の寄生容量が大きくなると、画素書き込みに大きく影響する信号線の時定数が大きくなって補助容量への書き込み不足を生じさせる。また、ゲート線と信号線との間、及び補助容量線と信号線との間の寄生容量が大きくなると大きなクロストークを生じさせる。これら補助容量への書き込み不足及びクロストークの結果、いわゆるゴースト等の表示不良が引き起こされるのである。このような表示不良を招く原因の一つである寄生容量を小さくするため、層間絶縁膜として、寄生容量を小さくできる、誘電率の低い膜を用いるのが望ましい。以前は、層間絶縁膜として、誘電率が例えば４．２前後と高い値を有するシリコン酸化膜が用いられることが多かった。しかし近年では、上記のように配線間の寄生容量を小さくするため、誘電率の低い膜、例えばポーラス酸化シリコン膜やフッ素化シリコン酸化膜、シリコン原子及び酸素原子にメチル基（ＣＨ_３基）を付した有機絶縁膜（例えば、有機シロキサン膜、メチルポリシロキサン膜）等が注目されている。中でも特に、低誘電率の層間絶縁膜として、上記メチル基を含む有機絶縁膜が広く用いられるようになってきている。このメチル基を含む有機絶縁膜の誘電率は例えば２．２〜３．５であり、上記シリコン酸化膜の誘電率４．２と比べて低いものである。
【０００６】
上記のような層間絶縁膜を前述のように前記ゲート電極等を覆うように形成した後、この層間絶縁膜の表面から内部に向けてエッチングして、ソース・ドレイン部へ通ずるコンタクトホールをそれぞれ形成する。コンタクトホールを微細なものとするため、コンタクトホールはプラズマエッチングによって形成されることが多い。プラズマエッチングとは、真空中においてエッチングガスを電離させることで活性種を発生させ、活性種が被エッチング物と気層−固層反応して生じる揮発性生成物を形成除去する技術である。このプラズマエッチングを用いてコンタクトホールを形成した後は、それぞれのコンタクトホール内にソース・ドレイン電極（信号線電極）を埋め込み形成する。このとき、層間絶縁膜上には、ソース電極と電気的に接続された信号線等を形成する。信号線等はアルミニウム（Ａｌ）等の金属で構成されることが多い。
【０００７】
このようにコンタクトホール内にソース・ドレイン電極を形成した後は、上記層間絶縁膜上の信号線等を覆うように保護膜を成膜する。そして、この保護膜の表面から内部に向けて上記ドレイン電極に通ずるコンタクトホールを形成し、このコンタクトホールを介して前記ドレイン電極と電気的に接続した画素電極を上記保護膜上に形成する。
【０００８】
さて、以上のような工程を経て形成される薄膜トランジスタの半導体層の移動度を高速化させるためには、上記のように非結晶シリコン膜をビームアニールによって結晶化させて多結晶シリコン膜とし、さらにこの多結晶シリコン膜の膜厚を例えば５０ｎｍ前後と非常に薄くする必要がある。従って、このように膜厚の薄くされた多結晶シリコン膜（ソース・ドレイン部）へのコンタクトホールを形成するエッチングでは、ソース・ドレイン部に対しての高選択比エッチングが必要とされる。ここで、コンタクトホール形成にはリアクティブ・イオン・エッチング（ＲＩＥ）装置が用いられることが少なくない。特にイオンの引き込み電圧とプラズマ生成のための電圧発生装置とが分離した２周波の電源をもつリアクタが用いられることが多い。誘導結合型プラズマによるエッチングや、ＥＣＲプラズマによるエッチングもこの装置を用いて行われることが多い。
【０００９】
上記したように、ソース・ドレイン部に通ずるコンタクトホールを形成するには、ソース・ドレイン部に対する高選択比エッチングが必要となる。薄膜トランジスタの層間絶縁膜として誘電率の高いシリコン酸化膜を用いた場合、このシリコン酸化膜をソース・ドレイン部に対して高選択比エッチングするため、エッチングガスとして例えばＣＦ_４、Ｃ_２ＨＦ_５、ＣＨＦ_３及びＣ_４Ｆ_８のいずれかとＨ_２との混合ガスを用いる。このＣＦ_４、Ｃ_２ＨＦ_５、ＣＨＦ_３及びＣ_４Ｆ_８のいずれかとＨ_２との混合ガスを用いると、エッチング対象としてのシリコン酸化膜（層間絶縁膜及びゲート絶縁膜）の表面では、ガス自身の重合によるデポジションと、プラズマで生成したフッ素イオンによるエッチングとによる競争反応が高選択比エッチングとして行われる。よって、上記ＣＦ_４、Ｃ_２ＨＦ_５、ＣＨＦ_３及びＣ_４Ｆ_８のいずれかとＨ_２との混合ガスを用いると、シリコン酸化膜をジャストエッチングできるので、ソース・ドレイン電極とのコンタクトに必要なソース・ドレイン部をエッチングさせることなくコンタクトホールを形成できる。ここで、このＣＦ_４、Ｃ_２ＨＦ_５、ＣＨＦ_３及びＣ_４Ｆ_８のいずれかとＨ_２との混合ガスを用いた高選択比エッチングのメカニズムについて詳しく述べると以下の通りである。即ち、この混合ガスを用いてシリコン酸化膜をエッチングすると、シリコン酸化膜中に酸素が含まれているため、エッチング時にシリコン酸化膜から酸素が供給され、この酸素が炭素主体の重合膜と結合して二酸化炭素などになる。従って、このエッチング工程ではデポジションよりもエッチングが優勢になり、この結果エッチングが進行する。一方、シリコン酸化膜の下地層のソース・ドレイン部をエッチングする段になると、ソース・ドレイン部中からの酸素供給が無いため、炭素主体の重合膜が上記のようにして気化されずに堆積し、この結果、デポジションが優勢になりエッチングが進行しなくなる。なお、混合ガスに対する水素ガスの比が大きいほどデポジションは優勢になる。このようなメカニズムによりシリコン酸化膜のソース・ドレイン部に対しての高選択比エッチングがなされる。
【００１０】
【特許文献１】
特開２００２−２８９８６４号公報
【００１１】
【発明が解決しようとする課題】
一方、ソース・ドレイン部へのコンタクトホールの形成に当たり、薄膜トランジスタの層間絶縁膜として誘電率の低い有機絶縁膜、例えばメチルポリシロキサン膜を用いた場合は、メチルポリシロキサン膜とシリコン酸化膜（ゲート絶縁膜）との２種類の膜をエッチングする必要がある。ここで、一般に、シリコン酸化膜の膜厚は、薄膜トランジスタの高速化のため１００ｎｍ以下、メチルポリシロキサン膜の膜厚は、低容量化のため５００〜７００ｎｍ以上とされている。しかし、このメチルポリシロキサン膜及びシリコン酸化膜（ゲート絶縁膜）を、上記シリコン酸化膜のエッチングに用いたのと同じＣＦ_４、Ｃ_２ＨＦ_５、ＣＨＦ_３及びＣ_４Ｆ_８のいずれかとＨ_２との混合ガスを用いてエッチングしようとすると、デポジションが優勢となりエッチングが進行しなくなり、コンタクトホール３０ａ、３０ｂがソース・ドレイン部２６ａ、２６ｂに達しないものとなる（図５（ａ）参照）。より詳しくは以下の通りである。即ち、一般にメチルポリシロキサン膜中には１２％以上のメチル基が存在し、メチルポリシロキサン膜のエッチング中にはこのメチル基から炭素や水素が発生する。これら炭素や水素がエッチングガス中のフッ素ラジカル等と反応して例えばＣ_ｘＦ_ｙ（フロロカーボン）となって堆積し、この結果デポジションがエッチングに勝って、図５（ａ）に示すように、途中でエッチングが進行しなくなる。なお、エッチング進行時のメチルポリシロキサン膜のエッチングレートの平均は、例えば上記シリコン酸化膜のエッチングレートのおよそ１０分の１以下であり極めて遅いものである。このように、上記ＣＦ_４、Ｃ_２ＨＦ_５、ＣＨＦ_３及びＣ_４Ｆ_８のいずれかとＨ_２との混合ガスを用いてメチルポリシロキサン膜をエッチングエッチングしようとすると、途中でエッチングが停止してコンタクトホールを形成できない。このことは、図５（ａ）に示される。このＴＦＴについて簡単に説明する。ガラス基板２１上にアンダーコート層２２が形成されており、アンダーコート層２２上には、半導体層２３、ゲート絶縁膜２４、ゲート電極２５、ソース・ドレイン部２６ａ、２６ｂからなるＴＦＴが形成されている。そして、ＴＦＴを覆うように有機絶縁膜２７が形成されており、途中まで形成されたコンタクトホール内にはソース・ドレイン電極２８ａ、２８ｂが形成されている。
【００１２】
上述のように、メチルポリシロキサン膜及びシリコン酸化膜のエッチングガスとしてＣＦ_４、Ｃ_２ＨＦ_５、ＣＨＦ_３及びＣ_４Ｆ_８のいずれかとＨ_２との混合ガスを用いると、メチルポリシロキサン膜のエッチングが途中で停止してしまう。そこで、メチルポリシロキサン膜及びシリコン酸化膜のエッチングガスとして、上記ＣＦ_４、Ｃ_２ＨＦ_５、ＣＨＦ_３及びＣ_４Ｆ_８のいずれかとＨ_２との混合ガスとは異なり、デポジションの大きな原因の一つと考えられるＨ_２を含まないガス、例えばＣやＦからなるＣＦ_４等のガスを用いる場合を考える。このようにＨ_２を含まないＣＦ_４等からなるエッチングガスを用いた場合、確かにメチルポリシロキサン膜及びシリコン酸化膜（ゲート絶縁膜）はそれぞれ速いレートでエッチングされる。しかし、このＨ_２を含まないＣＦ_４等からなるガスでのメチルポリシロキサン膜及びシリコン酸化膜のエッチングではソース・ドレイン部に対しての高選択比エッチングができない。このため、図５（ｂ）に示すように、ソース・ドレイン部が貫通するエッチングが行われ、結果的にコンタクトホール３０ａ’、３０ｂ’に不良が発生する。そして、ここにソース・ドレイン電極２９ａ、２９ｂを形成すると、図５（ｂ）のような装置となる。
【００１３】
このように、ＣＦ_４、Ｃ_２ＨＦ_５、ＣＨＦ_３及びＣ_４Ｆ_８のいずれかとＨ_２との混合ガスではエッチングが進行せずアンダーエッチングとなり、また、Ｈ_２を含まないＣＦ_４等のエッチングガスではソース・ドレイン部を貫通してオーバーエッチングとなる。そこで、メチルポリシロキサン膜とシリコン酸化膜とをそれぞれ別のガスを用いてエッチングする、いわゆる２段階エッチングを用いてコンタクトホールを形成することが考えられる。即ち、この２段階エッチングは以下の通りである。例えば、まず、Ｈ_２を含まないＣ、Ｆ等を含んだガスを用いてメチルポリシロキサン膜を低選択比エッチング（高速エッチング）する。次いで、メチルポリシロキサン膜とシリコン酸化膜との界面近傍までメチルポリシロキサン膜のエッチングが進んだら、エッチングガスをＣＦ_４、Ｃ_２ＨＦ_５、ＣＨＦ_３及びＣ_４Ｆ_８のいずれかとＨ_２との混合ガスに切り替えてシリコン酸化膜をソース・ドレイン部に対して高選択比エッチングする。而して、一般に、液晶表示素子用の大面積のガラス基板上に形成された膜の膜厚は面内で不均一であるため、上記メチルポリシロキサン膜のエッチングでは、エッチング残りを確実に防ぐべく、２５％程度のオーバーエッチングをする必要がある。ところが、このようにオーバーエッチングをやると、メチルポリシロキサン膜の下地層のシリコン酸化膜は膜厚が薄いため、上記メチルポリシロキサン膜のオーバーエッチング中にシリコン酸化膜が貫通させられてシリコン酸化膜の下側のソース・ドレイン部が部分的にエッチングされてしまう（図５（ｂ）参照）。このように２段階エッチングを用いても、オーバーエッチングによりソース・ドレイン部がエッチングされ、不良のないコンタクトホールを形成することができなかった。
【００１４】
以上に述べたところをまとめると以下にようになる。
【００１５】
画素への書き込み等に大きく影響を与える配線間の寄生容量を小さくするために、配線間の層間絶縁膜として、配線間の寄生容量を小さくできる、低誘電率の有機絶縁膜を用いる必要がある。しかしながら、配線間の層間絶縁膜として、低誘電率の有機絶縁膜を用いると、ソース・ドレイン部へ通ずるコンタクトホールの形成工程で、エッチング残りやソース・ドレイン部の貫通エッチング等を生じさせる。このため、配線間の層間絶縁膜として、低誘電率の有機絶縁膜を用いた場合、不良のないコンタクトホールを形成するのは非常に困難であった。
【００１６】
本発明は、上記問題点に鑑みてなされたものであり、その目的とするところは、配線間の層間絶縁膜として有機絶縁膜を用いつつもコンタクトホール加工不良を可及的に低減させた薄膜トランジスタ及びその製造方法を提供することにある。
【００１７】
【課題を解決するための手段】
本発明の薄膜トランジスタは、絶縁基板の上方にアンダーコートを介して形成された半導体層による、チャネル領域、及びそれを挟むソース・ドレイン領域と、前記チャネル領域及び前記ソース・ドレイン領域上に形成されたシリコン酸化膜によるゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極及び前記ゲート絶縁膜を覆うように順次形成された、シリコン窒化膜による第１層間絶縁膜部及び有機絶縁膜による第２層間絶縁膜部を有する層間絶縁膜と、を備えるものとして構成される。
【００１８】
本発明の薄膜トランジスタの製造方法は、薄膜トランジスタにおけるシリコン酸化膜によるゲート絶縁膜と、前記ゲート絶縁膜上に形成されたシリコン窒化膜による第１層間絶縁膜部と、前記第１層間絶縁膜部上に形成された有機絶縁膜による第２層間絶縁膜部とをエッチングし、ソース・ドレイン領域に通じるコンタクトホールを形成する工程を有する薄膜トランジスタの製造方法において、前記第２層間絶縁膜部及び前記第１層間絶縁膜部に第１のホールを形成する第１のエッチング工程と、前記ゲート絶縁膜に、前記第１のホールに連通し、この第１のホールとでコンタクトホールをなす、第２のホールを形成する第２のエッチング工程とを備え、前記第１のエッチング工程では、炭素、フッ素、窒素ガスを少なくとも含んだ混合ガスでエッチングをし、前記第２のエッチング工程では、炭素、フッ素、水素ガスを少なくとも含んだ混合ガスでエッチングをする、ものとして構成される。
【００１９】
また、本発明の薄膜トランジスタの製造方法は、薄膜トランジスタにおけるシリコン酸化膜によるゲート絶縁膜と、前記ゲート絶縁膜上に形成されたシリコン窒化膜による第１層間絶縁膜部と、前記第１層間絶縁膜部上に形成された有機絶縁膜による第２層間絶縁膜部とをエッチングして、ソース・ドレイン領域に通ずるコンタクトホールを形成する工程を有する薄膜トランジスタの製造方法において、前記第２層間絶縁膜部に第１のホールを形成する第１のエッチング工程と、前記第１層間絶縁膜部に、前記第１のホールに連通する第２のホールを形成する第２のエッチング工程と、前記ゲート絶縁膜に、前記第２のホールに連通し、前記第１のホール及び前記第２のホールとでコンタクトホールをなす、第３のホールを形成する第３のエッチング工程とを備え、前記第１のエッチング工程では、炭素、フッ素ガスを少なくとも含んだ混合ガスでエッチングをし、前記第２のエッチング工程では、炭素、フッ素、窒素ガスを少なくとも含んだ混合ガスでエッチングをし、前記第３のエッチング工程では、炭素、フッ素、水素ガスを少なくとも含んだ混合ガスでエッチングをする、ものとして構成される。
【００２０】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施の形態を説明する。
【００２１】
先ず、本発明の一実施の形態によって製造しようとする薄膜トランジスタ（ＴＦＴ）について説明する。
【００２２】
このＴＦＴの一例を、図２（ｄ）として示す。
【００２３】
即ち、ガラス基板１上にアンダーコート層２を介して、チャネル層（多結晶シリコン膜）３が形成されている。このチャネル層（多結晶シリコン膜）３ｃの両側にソース・ドレイン部６ａ、６ｂが形成されている。このチャネル層（多結晶シリコン膜）３ｃの上方にはゲート絶縁膜４を介してゲート電極５が形成されている。ソース・ドレイン部６ａ、６ｂには、有機絶縁膜９、シリコン窒化膜８、前記ゲート絶縁膜４に形成したコンタクトホール７（１）、７（２）を通るソース・ドレイン電極１１ａ、１１ｂが接続されている。
【００２４】
以下、図面を参照しながら、本発明の薄膜トランジスタ（ＴＦＴ）の製造方法の一実施の形態について説明する。ここでは、１つのＴＦＴに着目して説明する。
【００２５】
図１（ａ）−（ｃ）及び図２（ａ）−（ｄ）は、本発明の実施の形態としてのＴＦＴの製造工程断面図である。
【００２６】
まず、図１（ａ）から分かるように、例えば、４００×５００ｍｍのガラス基板１上にアンダーコート層２を形成する。アンダーコート層２は、ガラス基板１に含まれるナトリウムやカリウム等の不純物が、熱拡散によって、この後の工程でガラス基板１上に形成される多結晶シリコン膜３ｃに入り込むのを防ぐためのものである。次に、アンダーコート層２上にＣＶＤ法を用いて非結晶シリコン膜３ａを例えば膜厚５０ｎｍ程度成膜する。この非結晶シリコン３ａをエキシマレーザアニールにより結晶化して、多結晶シリコン膜３ｂとする。この多結晶シリコン膜３ｂをパターニングして、島状の多結晶シリコン膜３ｃ、３ｃ、３ｃ・・・を形成する。
【００２７】
次に、図１（ｂ）から分かるように、周知の方法で、各多結晶シリコン膜３ｃを覆うゲート絶縁膜（シリコン酸化膜）４を、例えば膜厚１０ｎｍにて形成する。次いで、シリコン酸化膜４上にゲート電極５形成用の金属膜を塗布し、これをパターニングして、ゲート電極５、５、５・・・とする。
【００２８】
次に、図１（ｃ）から分かるように、各ゲート電極５をマスクとして、多結晶シリコン膜３ｃにホスフィン（ＰＨ３）を注入し、ソース・ドレイン部６ａ、６ｂを形成する。この注入は、多結晶シリコン膜３ｃの抵抗を下げて、後工程で形成されるソース・コンタクト電極（信号線電極）とオーミック接触させるために行われるものである。さらに、この注入は、図中、ソース・ドレイン部６ａ、６ｂの内側部６ａ’、６ｂ’を、リーク電流の低減、信頼性の向上を図るための低濃度領域となるように行われる。
【００２９】
次に、図２（ａ）から分かるように、各ゲート電極５を覆うように、シリコン窒化物をＣＶＤ法によって例えば膜厚２００ｎｍで成膜して、第１層目の層間絶縁膜（シリコン窒化膜）８を形成する。このシリコン窒化膜８の成膜ガスとして、例えばＳｉＨ_４、ＮＨ_３、Ｎ_２の混合ガスを用いる。次いで、シリコン窒化膜８上に、第２層目の層間絶縁膜（有機絶縁膜）、例えばメチルポリシロキサン膜９をＣＶＤ法によって形成する。メチルポリシロキサン膜９の成膜ガスとして、例えばトリメチルシランと、酸素もしくは一酸化二窒素とからなる混合ガスを用いる。このメチルポリシロキサン膜９は、質量比で、シリコン原子（Ｓｉ）及び酸素原子（Ｏ）に対して炭素原子（Ｃ）及び水素原子（Ｈ）を１２％以上含んだものとして構成されている。このメチルポリシロキサン膜を形成する方法としては、上記のようなＣＶＤ法に代えて、例えば塗布法を用いて形成してもよい。この塗布法によるメチルポリシロキサン膜の形成工程としては、まず、上記第１層目の層間絶縁膜としてのシリコン窒化膜８の表面にメチルポリシロキサン溶液を塗布する。次に、このメチルポリシロキサン溶液中の溶媒をとばすために、このメチルポリシロキサン溶液を８０℃から段階的に２００℃までベークする。そして、このように段階的にベークされたメチルポリシロキサン溶液を最後に３００℃にて焼成処理し、これによりメチルポリシロキサン膜を得る。このようなＣＶＤ法や塗布法を用いて形成されたメチルポリシロキサン膜は、後工程で用いられる剥離液や現像液などでダメージを受けやすいため、このメチルポリシロキサン膜上に、例えばシリコン窒化膜によるキャップ層を形成しておいてもよい。次に、図２（ｂ）から分かるように、メチルポリシロキサン膜９上にフォトリソグラフィ技術を用いてコンタクトホール形成のためのレジストパターン（図示せず）を形成する。このコンタクトホールを形成するためのレジストパターンを用いてメチルポリシロキサン膜９及びシリコン窒化膜８を順次連続してエッチングしてホール７ａ（１）、７ｂ（１）及びホール７ａ（２）、７ｂ（２）を形成する（第１のエッチング工程）。引き続いて、ホール７ｂ（１）、７ｂ（２）の底面に露呈されたシリコン酸化膜４をエッチングして、図２（ｃ）に示すように、上記ホール７ｂ（１）、７ｂ（２）に連通するコンタクトホール７ｃ（１）、７ｃ（２）を形成する（第２のエッチング工程）。このような第１及び第２のエッチング工程とからなる２段階エッチングによって、ソース部・ドレイン部６ａ、６ｂへのコンタクトホール７（１）、７（２）（図２（ｃ）参照）を最終的に完成させる。なお、上記第１及び第２のエッチング工程で用いるエッチング装置としては、例えばイオン引き込み電源を有する誘導結合型プラズマエッチング装置を用いる。
【００３０】
以上のような第１及び第２のエッチング工程についてさらに詳しく説明する。
【００３１】
先ず、この第１及び第２のエッチング工程の特徴について簡単に説明する。
【００３２】
表１は、上記第１及び第２のエッチング工程で用いる各ガス種のエッチング膜に対するレートの一例を示す。表１は、本発明者らの独自の実験に基づいて得た結果を示すものである。
【表１】

表１に示すように、ガス種の覧の中段のＣＦ_４／Ｏ_２／Ｎ_２ガスによれば、メチルポリシロキサン膜９及びシリコン窒化膜８を高速エッチングでき、且つ、シリコン酸化膜４に対するシリコン窒化膜８の選択比を例えば６（＝６００／１００）と大きくとれる。従って、このようなＣＦ_４／Ｏ_２／Ｎ_２ガスの特徴を用いて、第１のエッチングでは、メチルポリシロキサン膜９及びシリコン窒化膜８を連続してエッチングして、高速且つ高選択比エッチングを行う。
【００３３】
また、表１のガス種の覧の下段のＣ_２ＨＦ_５／Ｈ_２／Ａｒガスでは、多結晶シリコン膜（ソース・ドレイン部６ａ、６ｂ）に対するシリコン酸化膜４の選択比を例えば１０（＝２００／２０）と大きくとれる。従って、このようなＣ_２ＨＦ_５／Ｈ_２／Ａｒガスの特徴を用いて、第２のエッチングでは、シリコン酸化膜４をソース・ドレイン部６ａ、６ｂに対して高選択比エッチングする。
【００３４】
このような２段階エッチングによってソース・ドレイン部６ａ、６ｂへ通ずるコンタクトホールを不良を生じさせることなく形成する。
【００３５】
まず、第１のエッチング工程について説明する。
【００３６】
図２（ｂ）から分かるように、この第１のエッチング工程は、メチルポリシロキサン膜９及びシリコン窒化膜８を順次エッチングして、ホール７ａ（１）、７ｂ（１）とホール７ａ、７ｂ（２）とを形成する工程である。より詳しくは、表１のガス種の覧の中段に示すＣＦ_４ガス、Ｏ_２ガス、Ｎ_２ガスを３：２：１で混合したガスを用いてメチルポリシロキサン膜９とシリコン窒化膜８とを連続してプラズマエッチングする。このＣＦ_４ガス、Ｏ_２ガス、Ｎ_２ガスの混合ガスは、表１の中段に示すように、メチルポリシロキサン膜９とシリコン窒化膜８とをそれぞれエッチングレート３００〜４００、６００（ｎｍ／ｍｉｎ）で高速エッチングできる。また、この混合ガスは、シリコン窒化膜８のシリコン酸化膜４に対する選択比を上記したように例えば６（＝６００／１００）と大きくとれる。従って、この混合ガスを用いれば、メチルポリシロキサン膜９とシリコン窒化膜８のエッチング速度を高速でエッチングでき、且つ、高選択比でシリコン窒化膜８をシリコン酸化膜４に対してエッチングできる。なお、上記プラズマエッチングで用いるプラズマエッチング装置の上部のＲＦパワー／基板バイアスパワーは例えば３ｋＷ／０．５ｋＷに設定するものとする。また、メチルポリシロキサン膜９及びシリコン窒化膜８のそれぞれのエッチング時間は、メチルポリシロキサン膜９及びシリコン窒化膜８のそれぞれの膜厚等を考慮して算出するものとする。
【００３７】
ここで、上記ＣＦ_４ガス、Ｏ_２ガス、Ｎ_２ガスの混合ガスによってシリコン窒化膜８がシリコン酸化膜４に対して高選択比エッチングされるメカニズムについて説明すると以下の通りである。
【００３８】
即ち、上記ＣＦ_４ガス、Ｏ_２ガス、Ｎ_２ガスの混合ガスを用いてシリコン窒化膜８をエッチングすると、このシリコン窒化膜８に含まれるシリコン原子がエッチングガス中のフッ素ラジカルによって引き抜かれて、四フッ化シリコンガスとされる。シリコン原子が引き抜かれた後シリコン窒化膜８に残った窒素原子は、放電によって窒素ガスから生成された窒素原子と急速に再結合して窒素ガスとなり除去される。このようにシリコン窒化膜８中のシリコン原子及び窒素原子がフッ素ラジカルや窒素原子と結びついて順次気化されることでシリコン窒化膜８は高速でエッチングされる。これに対し、シリコン窒化膜８の下地層としてのシリコン酸化膜４は、このＣＦ_４ガス、Ｏ_２ガス、Ｎ_２ガスの混合ガスではエッチングレートが遅いためシリコン酸化膜４の膜厚はほとんど減少しない。以上のようなメカニズムによって、シリコン窒化膜８はその下地層としてのシリコン酸化膜４に対して高選択比エッチングされる。なお、当然ながら、シリコン酸化膜４に対しての選択比が低いエッチングガスを用いてシリコン窒化膜８をエッチングすれば、シリコン窒化膜８の下地層としてのシリコン酸化膜４がオーバーエッチングされ、シリコン酸化膜４の下側のソース・ドレイン部６ａ、６ｂもエッチングにより貫通する。
【００３９】
次に、第２のエッチング工程について説明する。
【００４０】
図２（ｃ）から分かるように、第２のエッチング工程は、ホール７ｂ（１）、７ｂ（２）の底面に露呈されたシリコン酸化膜４をエッチングして、ホール７ｂ（１）、７ｂ（２）に連通するコンタクトホール７ｃ（１）、７ｃ（２）をそれぞれ形成する工程である。
【００４１】
このため、第２のエッチング工程では、ソース・ドレイン部６ａ、６ｂに対するシリコン酸化膜４の選択比を大きいものとする必要がある。ソース・ドレイン部６ａ、６ｂに対する選択比を大きくするため、シリコン酸化膜４のエッチングガスとして、表１のガス種の覧の下段に示すＣ_２ＨＦ_５ガス、Ｈ_２ガス、Ａｒガスを２：２：１で混合した混合ガスを用いる。つまり、このＣ_２ＨＦ_５ガス、Ｈ_２ガス、Ａｒガスの混合ガスによれば、シリコン酸化膜４のソース・ドレイン部６ａ、６ｂに対する選択比を、表１の下段に示すように、例えば１０（＝２００／２０）と大きくとれる。従って、このＣ_２ＨＦ_５ガス、Ｈ_２ガス、Ａｒガスを用いることによりシリコン酸化膜４をソース・ドレイン部６ａ、６ｂに対して高選択比エッチングが可能となる。ここで、ホール７ｃ（１）、７ｃ（２）を形成するためのシリコン酸化膜４のエッチング終了時点の捻出は、シリコン酸化膜４のエッチング時に生成されるガスのプラズマ発光をエッチング中にモニターすることによって行う。但し、この第２のエッチング工程においては、基板の不均一性に基づくシリコン酸化膜４の面内分布をも考慮した上で、シリコン酸化膜４のエッチング残りを確実に防ぐ必要がある。従って、このエッチング残りを確実に防ぐため、上記終了時点の検出までに要したエッチング時間の例えば３０％の時間だけ、上記終了時点の検出後も、さらにシリコン酸化膜４を追加エッチングする。但し、ソース・ドレイン部６ａ、６ｂの膜厚は例えば５０ｎｍと薄いため、この追加エッチングでは、ソース部・ドレイン部６ａに対する選択比を十分に高いものにしておく必要があり、上記選択比を例えば１０〜２０となる条件にする。本発明者らの実際に行った実験によれば、この追加エッチングによりソース・ドレイン部６ａ、６ｂが例えば最大で２０ｎｍ削れたが、この２０ｎｍという値は、上記したソース・ドレイン部６ａ、６ｂの膜厚の５０ｎｍに比べて薄く十分実用に耐え得る値であるといえる。なお、第２のエッチング工程で用いるエッチング装置の上部のＲＦパワー／基板バイアスパワーは例えば２ｋＷ／２ｋＷに設定するものとする。以上により、コンタクトホール７（１）、７（２）を完成させる。
【００４２】
以上に説明した２段階エッチングによってコンタクトホール７（１）、７（２）を完成させた後は、図２（ｃ）に示すように、エッチング時に、ソース・ドレイン部６ａ、６ｂ上、及びレジスト（図示せず）上に堆積したフロロカーボンを、酸素ガスを用いたエッチング（Ｏ_２アッシング）等より除去する。次いで、レジスト用剥離液を用いて４５秒、基板を洗浄処理して、上記レジストを除去する。その後、コンタクトホール７（１）、７（２）内を含めて、全面に導電性材料を被覆形成し、パターニングすることによりソース・ドレイン電極１１ａ、１１ｂ及び信号線（図示せず）を形成する。即ち、図２（ｄ）に示すように、ソース・ドレイン部６ａ、６ｂにつながるソース・ドレイン電極１１ａ、１１ｂをコンタクトホール７（１）、７（２）内に埋め込み形成する。また、これと同一工程において、メチルポリシロキサン膜９上に上記ソース電極１１ａに接続された信号線（図示）等を形成する。信号線の材料としては、例えばアルミニウム（Ａｌ），モリブデン（Ｍｏ），チタン（Ｔｉ）等の金属を用いる。
【００４３】
以上のように、本発明の第１の実施形態によれば、図２（ｄ）から分かるように、メチルポリシロキサン膜９とシリコン酸化膜４との間にシリコン窒化膜８を形成したので、メチルポリシロキサン膜９のエッチング速度を高いものとしつつ、シリコン酸化膜４に対する高選択比エッチングが可能となる。従って、シリコン酸化膜４に対する高選択エッチングを行った後、このシリコン酸化膜４をソース・ドレイン部６ａ、６ｂに対して高選択エッチングすることで、ソース・ドレイン部６ａ、６ｂへ通ずるコンタクトホールを不良の発生を可及的に抑えて形成することができる。
【００４４】
図３（ａ）−（ｃ）及び図４（ａ）、（ｂ）は、本発明の第２の実施の形態としてのＴＦＴの製造工程を示す断面図である。図３及び図４中、図１及び図２に示されるのと同等部分については同一の符号を付して説明を省略する。
【００４５】
本実施の形態が、上記の第１の実施形態と異なる点は、第１の実施形態ではソース・ドレイン部へ通ずるコンタクトホールを２段階エッチングにより形成しているのに対して、本実施の形態では３段階エッチングにより形成している点にある。
【００４６】
以下、この３段階エッチングによるコンタクトホールの形成工程を中心に、薄膜トランジスタの製造工程について説明する。
【００４７】
図３（ａ）は、前述の図２（ａ）と同じ工程を示す。即ち、第１の実施形態における図１（ａ）、（ｂ）、（ｃ）の工程を経て、図３（ａ）に示すように、ゲート電極５を覆うように、シリコン窒化膜８及びメチルポリシロキサン膜９を順次形成する。
【００４８】
次に、図３（ｂ）、図３（ｃ）及び図４（ａ）から分かるように、メチルポリシロキサン膜９、シリコン窒化膜８及びシリコン酸化膜４を３段階でエッチング（３段階エッチング）し、最終的に図４（ａ）に示すソース部・ドレイン部６ａ、６ｂに通ずるコンタクトホール１０（１）、１０（２）を完成させる。
【００４９】
以下、この３段階エッチングについて詳しく述べる。
【００５０】
まず、第１番目のエッチング工程では、図３（ｂ）から分かるように、メチルポリシロキサン膜９をエッチングして、ホール１０ａ（１）、１０ａ（２）を形成する。前述の第１の実施形態では、メチルポリシロキサン膜９及びシリコン窒化膜８を連続してエッチングしたので、エッチングガスとして、シリコン酸化膜４に対しての選択比が大きなＣＦ_４ガス、Ｏ_２ガス、Ｎ_２ガスの混合ガス（表１中段参照）を用いた。しかし、この第１番目のエッチング工程では、最上層のメチルポリシロキサン膜９のみをエッチングするため、全体としてのコンタクトホールの形成時間を短縮すべく、メチルポリシロキサン膜９のエッチングレートが速いガスを用いる。具体的には、例えば表１の上段に示すように、メチルポリシロキサン膜９のエッチングレートが５５０〜７００ｎｍ／ｍｉｎの、ＣＦ_４ガス、Ｏ_２ガスの混合ガスを用いる。このＣＦ_４ガス、Ｏ_２ガスの混合ガスを用いることによって、メチルポリシロキサン膜９のエッチングレートを、第１の実施の形態に比べて、３００〜４００ｎｍ／ｍｉｎから５５０〜７００ｎｍ／ｍｉｎへと向上させて（表１上段参照）、メチルポリシロキサン膜９のより高速なエッチングを実現させる。
【００５１】
続いて、第２番目のエッチングでは、図３（ｃ）に示すように、ホール１０ａ（１）、１０ａ（２）の底面に露呈したシリコン窒化膜８をエッチングして、ホール１０ａ（１）、１０ａ（２）に連通するホール１０ｂ（１）、１０ｂ（２）を形成する。このシリコン窒化膜８のエッチングガスとしては、シリコン酸化膜４に対しての選択比を大きくとるため、第１の実施の形態と同様に、ＣＦ_４ガス、Ｏ_２ガス、Ｎ_２ガスの混合ガス（表１中段参照）を用いる。
【００５２】
続いて、第３番目のエッチングでは、図４（ａ）から分かるように、ホール１０ｂ（１）、１０ｂ（２）の底面に露呈したシリコン酸化膜４をエッチングして、ホール１０ｂ（１）、１０ｂ（２）に連通するコンタクトホール１０ｃ（１）、１０ｃ（２）を形成する。このシリコン酸化膜４のエッチングガスとしては、ソース・ドレイン部６ａ、６ｂに対しての選択比を大きくとるため、第１の実施の形態と同様に、Ｃ_２ＨＦ_５ガス、Ｈ_２ガス、Ａｒガスの混合ガス（表１下段参照）を用いる。
【００５３】
以上のようにしてコンタクトホール１０（１）、１０（２）を完成させた後は、図４（ｂ）から分かるように、ソース部・ドレイン部６ａ、６ｂにつながるソース・ドレイン電極１１ａ、１１ｂをコンタクトホール１０（１）、１０（２）内に埋め込み形成等する。
【００５４】
以上のように、本発明の第２の実施形態によれば、メチルポリシロキサン膜９をエッチングレートの速いガスを用いてエッチングするようにしたので、コンタクトホールを短時間で効率よく形成することができる。
【００５５】
上述した第１及び第２の実施形態においては、誘電率の低い有機絶縁膜としてメチルポリシロキサン膜を用いたが、他の有機材料膜、例えば有機シロキサン樹脂膜等を用いてもよい。また、炭素、フッ素、水素ガスを少なくとも含んだ混合ガスとしては、Ｃ_２ＨＦ_５ガス、Ｈ_２ガス、Ａｒガスの混合ガスに代えて、ＣＨＦ_３ガス、Ｈ_２ガス、Ａｒガスの混合ガス、或いはＣ_４Ｆ_８ガス、Ｈ_２ガス、Ａｒガスの混合ガスを用いてもよい。
【００５６】
以上のように、本発明の第１及び第２の実施の形態によれば、メチルポリシロキサン膜９とシリコン酸化膜４との間にシリコン窒化膜８を挟んで形成したので、メチルポリシロキサン膜９のエッチングレートを高いものとしつつ、シリコン酸化膜４に対しての高選択比エッチングが可能となる。そして、このエッチングにより形成されたホールの底面に露呈されたシリコン酸化膜４をさらに多結晶シリコン膜（ソース・ドレイン部）に対して高選択比エッチングすることで、ソース・ドレイン部への不良のないコンタクトホールを最終的に形成することができる。つまり、大型の基板の全面にわたって、エッチング残りによるコンタクト抵抗の増加やオーバーエッチングによるソース・ドレイン部の消失等のない、ソース・ドレイン部へのコンタクトホールを形成することができる。
【００５７】
また、配線間の層間絶縁膜として低誘電率である有機絶縁膜を用いたので、配線間の寄生容量は低減され、これによりゴースト等の表示不良を効果的に回避することができる。
【００５８】
以上により、コンタクトホール不良及び表示不良の低減された、高速且つ高精細のアクティブマトリクス型液晶表示素子を歩留良く製造することができる。
【００５９】
【発明の効果】
本発明によれば、薄膜トランジスタにおけるシリコン酸化膜によるゲート絶縁膜と、このゲート絶縁膜の上方に形成する有機絶縁膜による層間絶縁膜との間に、ゲート絶縁膜（シリコン酸化膜）に対する選択比を大きくとれるシリコン窒化膜による層間絶縁膜を形成したので、ゲート絶縁膜（シリコン酸化膜）の下地層としての多結晶シリコン膜（ソース・ドレイン領域）に対しての適正なコンタクトホールを形成することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態としてのＴＦＴの製造工程を途中まで示す断面図である。
【図２】図１に続いて、ＴＦＴの製造工程を示す断面図である。
【図３】本発明の第２の実施形態としてのＴＦＴの製造工程を途中まで示す断面図である。
【図４】図３に続いて、ＴＦＴの製造工程を示す断面図である。
【図５】従来のＴＦＴの縦断面図を示す。
【符号の説明】
１　ガラス基板（絶縁基板）
２　アンダーコート層
３ａ　非晶質シリコン膜
３ｂ、３ｃ　多結晶シリコン膜
４　シリコン酸化膜（ゲート絶縁膜）
５　ゲート電極
６ａ、６ｂ　ソース／ドレイン部（ソース／ドレイン領域）
７（１）、７（２）、１０（１）、１０（２）　コンタクトホール
７ａ（１）〜７ｃ（１）、７ａ（２）〜７ｃ（２）、１０ａ（１）〜１０ｃ（１）、１０ａ（２）〜１０ｃ（２）　ホール
８　シリコン窒化膜（第１層間絶縁膜部）
９　メチルポリシロキサン膜（有機絶縁膜、第２層間絶縁膜部）
１１ａ　ソース電極（信号線電極）
１１ｂ　ドレイン電極（信号線電極）[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a thin film transistor and a method for manufacturing the thin film transistor.
[0002]
[Prior art]
In an active matrix type liquid crystal display device, one thin film transistor is used to drive one pixel of liquid crystal. This thin film transistor is manufactured as follows.
[0003]
First, an island-shaped polycrystalline semiconductor layer is formed over a glass substrate, and a gate insulating film is formed so as to cover the polycrystalline semiconductor layer. On the gate insulating film, a gate electrode, a gate line, and a metal electrode as an auxiliary capacitance line (Cs line) are formed. Next, PH is applied to the polycrystalline semiconductor layer using the gate electrode as a mask. ₃ Or B ₂ H ₅ Is implanted as an impurity to form a source / drain portion. Next, an interlayer insulating film is formed so as to cover the gate electrode and the like.
[0004]
The interlayer insulating film will be described in more detail.
[0005]
At present, high-speed response and high definition of active matrix type liquid crystal display devices are progressing, and it is necessary to reduce parasitic capacitance between a gate line and a signal line and between an auxiliary capacitance line and a signal line. This is for the following reason. When the parasitic capacitance between the gate line and the signal line and between the auxiliary capacitance line and the signal line increases, the time constant of the signal line that greatly affects pixel writing increases, causing insufficient writing to the auxiliary capacitance. . Further, when the parasitic capacitance between the gate line and the signal line and between the auxiliary capacitance line and the signal line becomes large, a large crosstalk occurs. As a result of insufficient writing to these auxiliary capacitors and crosstalk, display defects such as so-called ghosts are caused. In order to reduce the parasitic capacitance, which is one of the causes of such display failure, it is desirable to use a film having a low dielectric constant, which can reduce the parasitic capacitance, as the interlayer insulating film. Previously, a silicon oxide film having a high dielectric constant of, for example, about 4.2 was often used as an interlayer insulating film. However, in recent years, in order to reduce the parasitic capacitance between wirings as described above, a film having a low dielectric constant, such as a porous silicon oxide film or a fluorinated silicon oxide film, a silicon atom and an oxygen atom having a methyl group (CH ₃ Organic insulating films (for example, organic siloxane films, methylpolysiloxane films) and the like provided with a group are attracting attention. In particular, the organic insulating film containing a methyl group has been widely used as an interlayer insulating film having a low dielectric constant. The dielectric constant of the organic insulating film containing a methyl group is, for example, 2.2 to 3.5, which is lower than the dielectric constant 4.2 of the silicon oxide film.
[0006]
After the interlayer insulating film as described above is formed so as to cover the gate electrode and the like as described above, etching is performed inward from the surface of the interlayer insulating film to form contact holes leading to the source / drain portions, respectively. I do. In order to make the contact hole fine, the contact hole is often formed by plasma etching. Plasma etching is a technique for generating active species by ionizing an etching gas in a vacuum and forming and removing volatile products generated by the gas-solid reaction of the active species with an object to be etched. After forming the contact holes using this plasma etching, source / drain electrodes (signal line electrodes) are buried in the respective contact holes. At this time, a signal line or the like electrically connected to the source electrode is formed on the interlayer insulating film. Signal lines and the like are often made of metal such as aluminum (Al).
[0007]
After the source / drain electrodes are formed in the contact holes as described above, a protective film is formed to cover the signal lines and the like on the interlayer insulating film. Then, a contact hole communicating with the drain electrode is formed from the surface of the protective film toward the inside, and a pixel electrode electrically connected to the drain electrode via the contact hole is formed on the protective film.
[0008]
Now, in order to increase the mobility of the semiconductor layer of the thin film transistor formed through the above steps, the amorphous silicon film is crystallized by beam annealing as described above to form a polycrystalline silicon film. The thickness of this polycrystalline silicon film needs to be extremely thin, for example, around 50 nm. Therefore, in the etching for forming a contact hole in the polycrystalline silicon film (source / drain portion) thus reduced in thickness, a high selectivity etching is required for the source / drain portion. Here, a reactive ion etching (RIE) apparatus is often used for forming a contact hole. In particular, a reactor having a two-frequency power source in which an ion pull-in voltage and a voltage generator for plasma generation are separated is often used. Etching using inductively coupled plasma or etching using ECR plasma is often performed using this apparatus.
[0009]
As described above, in order to form a contact hole leading to a source / drain portion, high selectivity etching for the source / drain portion is required. When a silicon oxide film having a high dielectric constant is used as an interlayer insulating film of a thin film transistor, the silicon oxide film is etched at a high selectivity with respect to a source / drain portion. ₄ , C ₂ HF ₅ , CHF ₃ And C ₄ F ₈ Any of and H ₂ Is used. This CF ₄ , C ₂ HF ₅ , CHF ₃ And C ₄ F ₈ Any of and H ₂ When a gas mixture of the above is used, on the surface of the silicon oxide film (interlayer insulating film and gate insulating film) to be etched, a competitive reaction is caused by deposition of the gas itself and etching by fluorine ions generated by plasma. Performed as high selectivity etching. Therefore, the above CF ₄ , C ₂ HF ₅ , CHF ₃ And C ₄ F ₈ Any of and H ₂ By using a mixed gas of the above, a silicon oxide film can be just etched, so that a contact hole can be formed without etching a source / drain portion necessary for contact with a source / drain electrode. Here, this CF ₄ , C ₂ HF ₅ , CHF ₃ And C ₄ F ₈ Any of and H ₂ The mechanism of the high selectivity etching using a mixed gas of the following is described in detail below. That is, when the silicon oxide film is etched using this mixed gas, oxygen is supplied from the silicon oxide film at the time of etching because oxygen is contained in the silicon oxide film, and the oxygen is combined with the carbon-based polymer film. To carbon dioxide. Therefore, in this etching step, etching becomes dominant over deposition, and as a result, etching proceeds. On the other hand, when it comes to the step of etching the source / drain portion of the underlying layer of the silicon oxide film, there is no supply of oxygen from inside the source / drain portion, so that the carbon-based polymer film is deposited without being vaporized as described above. As a result, the deposition becomes dominant and the etching does not proceed. The deposition becomes more predominant as the ratio of the hydrogen gas to the mixed gas increases. By such a mechanism, high selectivity etching is performed on the source / drain portions of the silicon oxide film.
[0010]
[Patent Document 1]
JP-A-2002-289864
[0011]
[Problems to be solved by the invention]
On the other hand, when an organic insulating film having a low dielectric constant, for example, a methylpolysiloxane film is used as an interlayer insulating film of a thin film transistor when forming a contact hole in the source / drain portion, a methylpolysiloxane film and a silicon oxide film (gate insulating film) are used. 2) need to be etched. Here, in general, the thickness of the silicon oxide film is 100 nm or less for speeding up the thin film transistor, and the thickness of the methylpolysiloxane film is 500 to 700 nm or more for low capacitance. However, the same methyl polysiloxane film and silicon oxide film (gate insulating film) as the CF used for etching the silicon oxide film are used. ₄ , C ₂ HF ₅ , CHF ₃ And C ₄ F ₈ Any of and H ₂ If the etching is performed using a mixed gas of, the deposition becomes dominant and the etching does not proceed, and the

contact holes

30a and 30b do not reach the source /

drain portions

26a and 26b (see FIG. 5A). . The details are as follows. That is, generally, 12% or more methyl groups are present in the methylpolysiloxane film, and carbon and hydrogen are generated from the methyl groups during etching of the methylpolysiloxane film. These carbon and hydrogen react with fluorine radicals and the like in the etching gas to form, for example, C _x F _y (Fluorocarbon), and as a result, the deposition is superior to the etching, and the etching does not progress in the middle as shown in FIG. The average of the etching rate of the methylpolysiloxane film during the etching progress is, for example, about 1/10 or less of the etching rate of the silicon oxide film, which is extremely slow. Thus, the CF ₄ , C ₂ HF ₅ , CHF ₃ And C ₄ F ₈ Any of and H ₂ When the methylpolysiloxane film is etched by using a mixed gas of the above, the etching is stopped halfway and a contact hole cannot be formed. This is shown in FIG. This TFT will be briefly described. An undercoat layer 22 is formed on a glass substrate 21. On the undercoat layer 22, a TFT including a semiconductor layer 23, a gate insulating film 24, a gate electrode 25, and source /

drain portions

26a and 26b is formed. I have. An organic insulating film 27 is formed so as to cover the TFT, and source /

drain electrodes

28a and 28b are formed in contact holes formed halfway.
[0012]
As described above, CF is used as an etching gas for the methylpolysiloxane film and the silicon oxide film. ₄ , C ₂ HF ₅ , CHF ₃ And C ₄ F ₈ Any of and H ₂ If a mixed gas of the above is used, the etching of the methylpolysiloxane film is stopped halfway. Therefore, the above CF is used as an etching gas for the methylpolysiloxane film and the silicon oxide film. ₄ , C ₂ HF ₅ , CHF ₃ And C ₄ F ₈ Any of and H ₂ Unlike the mixed gas with H, H is considered to be one of the major causes of deposition. ₂ Containing no gas, such as CF made of C or F ₄ Consider the case of using such a gas. Thus H ₂ Without CF ₄ When an etching gas composed of the above is used, the methylpolysiloxane film and the silicon oxide film (gate insulating film) are surely etched at a high rate. But this H ₂ Without CF ₄ Etching of the methylpolysiloxane film and the silicon oxide film with a gas composed of such as cannot perform high-selectivity etching on the source / drain portions. Therefore, as shown in FIG. 5B, etching is performed to penetrate the source / drain portions, and as a result, defects occur in the contact holes 30a 'and 30b'. Then, when the source /

drain electrodes

29a and 29b are formed here, the device as shown in FIG. 5B is obtained.
[0013]
Thus, CF ₄ , C ₂ HF ₅ , CHF ₃ And C ₄ F ₈ Any of and H ₂ With a mixed gas of H 2 and H 2, the etching does not proceed, resulting in under-etching. ₂ Without CF ₄ With an etching gas such as that described above, the gas passes through the source / drain portions and is over-etched. Therefore, it is conceivable to form a contact hole by using a so-called two-stage etching in which the methylpolysiloxane film and the silicon oxide film are etched using different gases. That is, the two-stage etching is as follows. For example, first, H ₂ The methylpolysiloxane film is etched at a low selectivity (high-speed etching) using a gas containing C, F, etc., which does not contain any. Next, when the etching of the methylpolysiloxane film proceeds to near the interface between the methylpolysiloxane film and the silicon oxide film, the etching gas is changed to CF. ₄ , C ₂ HF ₅ , CHF ₃ And C ₄ F ₈ Any of and H ₂ And the silicon oxide film is etched at a high selectivity with respect to the source / drain portions by switching to a mixed gas of In general, since the film thickness of a film formed on a large-area glass substrate for a liquid crystal display element is not uniform in the plane, the etching residue of the methylpolysiloxane film is surely prevented. Therefore, it is necessary to perform over-etching of about 25%. However, when the over-etching is performed in this manner, the silicon oxide film as an underlayer of the methylpolysiloxane film is thin, so that the silicon oxide film penetrates during the overetching of the methylpolysiloxane film, and the silicon oxide film is formed. Is partially etched (see FIG. 5B). As described above, even when the two-step etching is used, the source / drain portions are etched by the over-etching, so that a contact hole having no defect cannot be formed.
[0014]
The above points are summarized as follows.
[0015]
In order to reduce the parasitic capacitance between wirings that greatly affects writing to pixels, it is necessary to use, as an interlayer insulating film between wirings, an organic insulating film having a low dielectric constant that can reduce parasitic capacitance between wirings. . However, if an organic insulating film having a low dielectric constant is used as an interlayer insulating film between wirings, an unetched portion or penetrating etching of the source / drain portion occurs in a process of forming a contact hole leading to a source / drain portion. For this reason, when an organic insulating film having a low dielectric constant is used as an interlayer insulating film between wirings, it is very difficult to form a contact hole having no defect.
[0016]
The present invention has been made in view of the above problems, and an object of the present invention is to provide a thin film transistor in which a contact hole processing defect is reduced as much as possible while using an organic insulating film as an interlayer insulating film between wirings. And a method for manufacturing the same.
[0017]
[Means for Solving the Problems]
The thin film transistor of the present invention is formed on a channel region, a source / drain region sandwiching the channel region, and the channel region and the source / drain region by a semiconductor layer formed above the insulating substrate via an undercoat. A gate insulating film made of a silicon oxide film, a gate electrode provided on the gate insulating film, a first interlayer insulating film portion made of a silicon nitride film, which is sequentially formed so as to cover the gate electrode and the gate insulating film; An interlayer insulating film having a second interlayer insulating film portion made of an organic insulating film.
[0018]
The method of manufacturing a thin film transistor according to the present invention includes the steps of: forming a gate insulating film of a silicon oxide film in the thin film transistor; a first interlayer insulating film portion of a silicon nitride film formed on the gate insulating film; A method of manufacturing a thin film transistor, comprising: etching a second interlayer insulating film portion formed of an organic insulating film and forming a contact hole communicating with a source / drain region, wherein the second interlayer insulating film portion and the first interlayer film are formed. A first etching step of forming a first hole in the insulating film portion, and a second hole communicating with the first hole and forming a contact hole with the first hole in the gate insulating film. Forming a second etching step, wherein in the first etching step, a mixed gas containing at least carbon, fluorine and nitrogen gas is provided. And etching, in the second etching step, carbon, fluorine, etching at least inclusive mixed gas of hydrogen gas, and as things.
[0019]
Further, the method of manufacturing a thin film transistor according to the present invention may further comprise a gate insulating film formed of a silicon oxide film in the thin film transistor, a first interlayer insulating film portion formed of a silicon nitride film formed on the gate insulating film, and the first interlayer insulating film portion. Forming a contact hole communicating with a source / drain region by etching a second interlayer insulating film portion formed of an organic insulating film formed thereon; A first etching step of forming one hole; a second etching step of forming a second hole communicating with the first hole in the first interlayer insulating film portion; A third hole forming a third hole communicating with the second hole and forming a contact hole with the first hole and the second hole; Wherein the first etching step includes etching with a mixed gas containing at least carbon and fluorine gas, and the second etching step uses a mixed gas containing at least carbon, fluorine and nitrogen gas. Etching is performed, and in the third etching step, etching is performed using a mixed gas containing at least carbon, fluorine, and hydrogen gas.
[0020]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0021]
First, a thin film transistor (TFT) to be manufactured according to an embodiment of the present invention will be described.
[0022]
An example of this TFT is shown in FIG.
[0023]
That is, a channel layer (polycrystalline silicon film) 3 is formed on a glass substrate 1 via an undercoat layer 2. Source /

drain portions

6a and 6b are formed on both sides of the channel layer (polycrystalline silicon film) 3c. A gate electrode 5 is formed above the channel layer (polycrystalline silicon film) 3c via a gate insulating film 4. Source /

drain electrodes

11a and 11b passing through the organic insulating film 9, the silicon nitride film 8, and the contact holes 7 (1) and 7 (2) formed in the gate insulating film 4 are connected to the source /

drain portions

6a and 6b. Have been.
[0024]
Hereinafter, an embodiment of a method for manufacturing a thin film transistor (TFT) of the present invention will be described with reference to the drawings. Here, the description will focus on one TFT.
[0025]
FIGS. 1A to 1C and 2A to 2D are cross-sectional views illustrating a manufacturing process of a TFT according to an embodiment of the present invention.
[0026]
First, as can be seen from FIG. 1A, an undercoat layer 2 is formed on a glass substrate 1 of, for example, 400 × 500 mm. The undercoat layer 2 is for preventing impurities such as sodium and potassium contained in the glass substrate 1 from entering the polycrystalline silicon film 3c formed on the glass substrate 1 in a subsequent step by thermal diffusion. It is. Next, an amorphous silicon film 3a having a thickness of, for example, about 50 nm is formed on the undercoat layer 2 by using the CVD method. The amorphous silicon 3a is crystallized by excimer laser annealing to form a polycrystalline silicon film 3b. This polycrystalline silicon film 3b is patterned to form island-shaped

polycrystalline silicon films

3c, 3c, 3c,.
[0027]
Next, as can be seen from FIG. 1B, a gate insulating film (silicon oxide film) 4 covering each polycrystalline silicon film 3c is formed to a thickness of, for example, 10 nm by a known method. Next, a metal film for forming the gate electrode 5 is applied on the silicon oxide film 4 and is patterned to form the

gate electrodes

5, 5, 5,.
[0028]
Next, as can be seen from FIG. 1C, phosphine (PH3) is implanted into the polycrystalline silicon film 3c using each gate electrode 5 as a mask to form source /

drain portions

6a and 6b. This implantation is performed to lower the resistance of the polycrystalline silicon film 3c and make ohmic contact with a source contact electrode (signal line electrode) formed in a later step. Further, this implantation is performed so that the inner portions 6a 'and 6b' of the source /

drain portions

6a and 6b in the drawing become low-concentration regions for reducing leakage current and improving reliability.
[0029]
Next, as can be seen from FIG. 2A, a silicon nitride film is formed to a thickness of, for example, 200 nm by a CVD method so as to cover each gate electrode 5, and a first interlayer insulating film (silicon nitride film) is formed. (Film) 8 is formed. As a film forming gas for the silicon nitride film 8, for example, SiH ₄ , NH ₃ , N ₂ Is used. Next, a second interlayer insulating film (organic insulating film), for example, a methylpolysiloxane film 9 is formed on the silicon nitride film 8 by a CVD method. As a film forming gas for the methylpolysiloxane film 9, for example, a mixed gas containing trimethylsilane and oxygen or nitrous oxide is used. The methylpolysiloxane film 9 is configured to contain, by mass ratio, 12% or more of carbon atoms (C) and hydrogen atoms (H) with respect to silicon atoms (Si) and oxygen atoms (O). As a method for forming the methylpolysiloxane film, for example, a coating method may be used instead of the above-described CVD method. In the step of forming a methylpolysiloxane film by this coating method, first, a methylpolysiloxane solution is applied to the surface of the silicon nitride film 8 as the first-layer interlayer insulating film. Next, in order to blow off the solvent in the methylpolysiloxane solution, the methylpolysiloxane solution is baked stepwise from 80 ° C to 200 ° C. Then, the thus-baked methylpolysiloxane solution is finally calcined at 300 ° C., thereby obtaining a methylpolysiloxane film. Since a methylpolysiloxane film formed by such a CVD method or a coating method is easily damaged by a stripping solution or a developing solution used in a later step, for example, a silicon nitride film is formed on the methylpolysiloxane film. May be formed in advance. Next, as can be seen from FIG. 2B, a resist pattern (not shown) for forming a contact hole is formed on the methylpolysiloxane film 9 by using a photolithography technique. Using the resist pattern for forming this contact hole, the methylpolysiloxane film 9 and the silicon nitride film 8 are successively and sequentially etched to form holes 7a (1) and 7b (1) and holes 7a (2) and 7b ( 2) is formed (first etching step). Subsequently, the silicon oxide film 4 exposed on the bottom surfaces of the holes 7b (1) and 7b (2) is etched to form the holes 7b (1) and 7b (2) as shown in FIG. The communicating contact holes 7c (1) and 7c (2) are formed (second etching step). By the two-stage etching including the first and second etching steps, the contact holes 7 (1) and 7 (2) to the source /

drain portions

6a and 6b (see FIG. 2C) are finally formed. Complete. As an etching apparatus used in the first and second etching steps, for example, an inductively coupled plasma etching apparatus having an ion pull-in power supply is used.
[0030]
The first and second etching processes as described above will be described in more detail.
[0031]
First, the features of the first and second etching steps will be briefly described.
[0032]
Table 1 shows an example of the rate of each gas type used in the first and second etching steps with respect to the etching film. Table 1 shows the results obtained based on the inventors' original experiments.
[Table 1]

As shown in Table 1, CF in the middle row of gas type list ₄ / O ₂ / N ₂ According to the gas, the methylpolysiloxane film 9 and the silicon nitride film 8 can be etched at a high speed, and the selectivity of the silicon nitride film 8 to the silicon oxide film 4 can be as large as 6 (= 600/100), for example. Therefore, such CF ₄ / O ₂ / N ₂ In the first etching using the characteristics of gas, the methylpolysiloxane film 9 and the silicon nitride film 8 are continuously etched to perform high-speed and high-selectivity etching.
[0033]
Also, C at the bottom of the gas type list in Table 1 ₂ HF ₅ / H ₂ With the / Ar gas, the selectivity of the silicon oxide film 4 to the polycrystalline silicon film (source /

drain portions

6a, 6b) can be as large as, for example, 10 (= 200/20). Therefore, such a C ₂ HF ₅ / H ₂ In the second etching using the characteristics of the / Ar gas, the silicon oxide film 4 is etched with a high selectivity with respect to the source /

drain portions

6a and 6b.
[0034]
By such two-stage etching, contact holes leading to the source /

drain portions

6a and 6b are formed without causing a defect.
[0035]
First, the first etching step will be described.
[0036]
As can be seen from FIG. 2B, in the first etching step, the methyl polysiloxane film 9 and the silicon nitride film 8 are sequentially etched to form holes 7a (1) and 7b (1) and

holes

7a and 7b ( 2). More specifically, the CF shown in the middle of the list of gas types in Table 1 ₄ Gas, O ₂ Gas, N ₂ The methylpolysiloxane film 9 and the silicon nitride film 8 are successively plasma-etched using a gas in which the gas is mixed at 3: 2: 1. This CF ₄ Gas, O ₂ Gas, N ₂ As shown in the middle row of Table 1, the gas mixture can etch the methylpolysiloxane film 9 and the silicon nitride film 8 at high etching rates of 300 to 400 and 600 (nm / min), respectively. In addition, this mixed gas can have a large selectivity of the silicon nitride film 8 to the silicon oxide film 4, for example, 6 (= 600/100) as described above. Therefore, by using this mixed gas, the methyl polysiloxane film 9 and the silicon nitride film 8 can be etched at a high etching rate, and the silicon nitride film 8 can be etched with respect to the silicon oxide film 4 at a high selectivity. The RF power / substrate bias power on the upper part of the plasma etching apparatus used in the plasma etching is set to, for example, 3 kW / 0.5 kW. The respective etching times of the methylpolysiloxane film 9 and the silicon nitride film 8 are calculated in consideration of the respective film thicknesses of the methylpolysiloxane film 9 and the silicon nitride film 8 and the like.
[0037]
Here, the CF ₄ Gas, O ₂ Gas, N ₂ The mechanism by which the silicon nitride film 8 is etched by the gas mixture at a high selectivity with respect to the silicon oxide film 4 will be described below.
[0038]
That is, the above CF ₄ Gas, O ₂ Gas, N ₂ When the silicon nitride film 8 is etched by using a gas mixture, silicon atoms contained in the silicon nitride film 8 are extracted by fluorine radicals in the etching gas to be converted into a silicon tetrafluoride gas. The nitrogen atoms remaining in the silicon nitride film 8 after the silicon atoms are extracted are quickly recombined with the nitrogen atoms generated from the nitrogen gas by the discharge, and are removed as nitrogen gas. As described above, the silicon atoms and the nitrogen atoms in the silicon nitride film 8 are combined with the fluorine radicals and the nitrogen atoms and are sequentially vaporized, so that the silicon nitride film 8 is etched at a high speed. On the other hand, the silicon oxide film 4 as an underlayer of the silicon nitride film 8 ₄ Gas, O ₂ Gas, N ₂ Since the etching rate is slow with the gas mixture, the thickness of the silicon oxide film 4 hardly decreases. By the mechanism described above, the silicon nitride film 8 is etched at a high selectivity with respect to the silicon oxide film 4 as the underlying layer. If the silicon nitride film 8 is etched using an etching gas having a low selectivity with respect to the silicon oxide film 4, the silicon oxide film 4 as a base layer of the silicon nitride film 8 is over-etched, and The source /

drain portions

6a and 6b below the oxide film 4 also penetrate by etching.
[0039]
Next, the second etching step will be described.
[0040]
As can be seen from FIG. 2C, in the second etching step, the silicon oxide film 4 exposed on the bottom surfaces of the holes 7b (1) and 7b (2) is etched to form the holes 7b (1) and 7b ( In this step, contact holes 7c (1) and 7c (2) communicating with 2) are formed.
[0041]
For this reason, in the second etching step, it is necessary to increase the selectivity of the silicon oxide film 4 with respect to the source /

drain portions

6a and 6b. In order to increase the selectivity with respect to the source /

drain portions

6a and 6b, as an etching gas for the silicon oxide film 4, C shown in the lower part of the list of gas types in Table 1 is used. ₂ HF ₅ Gas, H ₂ A mixed gas obtained by mixing a gas and an Ar gas at a ratio of 2: 2: 1 is used. That is, this C ₂ HF ₅ Gas, H ₂ According to the mixed gas of the gas and the Ar gas, the selectivity of the silicon oxide film 4 to the source /

drain portions

6a and 6b can be made as large as, for example, 10 (= 200/20) as shown in the lower part of Table 1. Therefore, this C ₂ HF ₅ Gas, H ₂ By using a gas or an Ar gas, the silicon oxide film 4 can be etched at a high selectivity with respect to the source /

drain portions

6a and 6b. Here, the twisting of the silicon oxide film 4 at the end of the etching for forming the holes 7c (1) and 7c (2) is monitored during the etching by plasma emission of gas generated at the time of etching the silicon oxide film 4. By doing. However, in the second etching step, it is necessary to reliably prevent the silicon oxide film 4 from being left unetched in consideration of the in-plane distribution of the silicon oxide film 4 due to the non-uniformity of the substrate. Therefore, in order to surely prevent this etching residue, the silicon oxide film 4 is additionally etched even after the detection of the end point, for example, for 30% of the etching time required until the detection of the end point. However, since the thickness of the source /

drain portions

6a and 6b is as thin as, for example, 50 nm, in this additional etching, the selectivity to the source / drain portions 6a needs to be sufficiently high. The condition is 10-20. According to an experiment actually performed by the present inventors, the source /

drain portions

6a and 6b were cut by, for example, a maximum of 20 nm by the additional etching. However, the value of 20 nm corresponds to the above-mentioned source /

drain portions

6a and 6b. It can be said that it is a value that is sufficiently thin enough to be practically used compared to the film thickness of 50 nm. The RF power / substrate bias power on the upper part of the etching apparatus used in the second etching step is set to, for example, 2 kW / 2 kW. Thus, the contact holes 7 (1) and 7 (2) are completed.
[0042]
After the contact holes 7 (1) and 7 (2) are completed by the two-step etching described above, as shown in FIG. 2 (c), the source and

drain portions

6a and 6b and the resist (Not shown), the fluorocarbon deposited on the substrate is etched by oxygen gas (O ₂ Ashing). Next, the substrate is washed for 45 seconds using a resist remover to remove the resist. Thereafter, a conductive material is coated and formed on the entire surface including the inside of the contact holes 7 (1) and 7 (2), and is patterned to form source /

drain electrodes

11a and 11b and signal lines (not shown). . That is, as shown in FIG. 2D, the source /

drain electrodes

11a, 11b connected to the source /

drain portions

6a, 6b are buried in the contact holes 7 (1), 7 (2). In the same step, a signal line (shown) connected to the source electrode 11a is formed on the methylpolysiloxane film 9. As a material of the signal line, for example, a metal such as aluminum (Al), molybdenum (Mo), and titanium (Ti) is used.
[0043]
As described above, according to the first embodiment of the present invention, as can be seen from FIG. 2D, since the silicon nitride film 8 is formed between the methylpolysiloxane film 9 and the silicon oxide film 4, It is possible to perform high selectivity etching on the silicon oxide film 4 while increasing the etching rate of the methylpolysiloxane film 9. Therefore, after performing the high selective etching on the silicon oxide film 4, the silicon oxide film 4 is subjected to the high selective etching on the source /

drain portions

6a and 6b, thereby forming the contact holes leading to the source /

drain portions

6a and 6b. It can be formed with the occurrence of defects suppressed as much as possible.
[0044]
FIGS. 3A to 3C and FIGS. 4A and 4B are cross-sectional views showing steps of manufacturing a TFT according to the second embodiment of the present invention. 3 and FIG. 4, the same reference numerals are given to the same parts as those shown in FIG. 1 and FIG.
[0045]
This embodiment is different from the above-described first embodiment in that a contact hole leading to a source / drain portion is formed by two-step etching in the first embodiment. Is that it is formed by three-step etching.
[0046]
Hereinafter, the manufacturing process of the thin film transistor will be described focusing on the process of forming the contact hole by the three-stage etching.
[0047]
FIG. 3A shows the same step as that of FIG. 2A described above. That is, through the steps of FIGS. 1A, 1B, and 3C in the first embodiment, as shown in FIG. 3A, the silicon nitride film 8 and the methyl A polysiloxane film 9 is formed sequentially.
[0048]
Next, as can be seen from FIGS. 3B, 3C and 4A, the methylpolysiloxane film 9, the silicon nitride film 8 and the silicon oxide film 4 are etched in three stages (three-stage etching). Finally, contact holes 10 (1) and 10 (2) leading to the source /

drain portions

6a and 6b shown in FIG. 4A are completed.
[0049]
Hereinafter, the three-stage etching will be described in detail.
[0050]
First, in the first etching step, as can be seen from FIG. 3B, the methyl polysiloxane film 9 is etched to form holes 10a (1) and 10a (2). In the first embodiment, since the methylpolysiloxane film 9 and the silicon nitride film 8 are continuously etched, CF having a large selectivity to the silicon oxide film 4 is used as an etching gas. ₄ Gas, O ₂ Gas, N ₂ A gas mixture (see the middle row of Table 1) was used. However, in the first etching step, only the uppermost layer of the methylpolysiloxane film 9 is etched, so that a gas having a high etching rate of the methylpolysiloxane film 9 is used in order to shorten the formation time of the contact holes as a whole. Used. Specifically, for example, as shown in the upper part of Table 1, the CF of the etching rate of the methylpolysiloxane film 9 is 550 to 700 nm / min. ₄ Gas, O ₂ Use a gas mixture. This CF ₄ Gas, O ₂ By using a gas mixture, the etching rate of the methylpolysiloxane film 9 is improved from 300 to 400 nm / min to 550 to 700 nm / min compared to the first embodiment (see the upper part of Table 1). ), A higher-speed etching of the methylpolysiloxane film 9 is realized.
[0051]
Subsequently, in the second etching, as shown in FIG. 3C, the silicon nitride film 8 exposed on the bottom surfaces of the holes 10a (1) and 10a (2) is etched to form holes 10a (1), Holes 10b (1) and 10b (2) communicating with 10a (2) are formed. As an etching gas for the silicon nitride film 8, in order to increase the selectivity with respect to the silicon oxide film 4, similarly to the first embodiment, CF 4 is used. ₄ Gas, O ₂ Gas, N ₂ A gas mixture (see middle row of Table 1) is used.
[0052]
Subsequently, in the third etching, as can be seen from FIG. 4A, the silicon oxide film 4 exposed on the bottom surfaces of the holes 10b (1) and 10b (2) is etched to form holes 10b (1), Contact holes 10c (1) and 10c (2) communicating with 10b (2) are formed. As the etching gas for the silicon oxide film 4, as in the case of the first embodiment, C 2 ₂ HF ₅ Gas, H ₂ A mixed gas of gas and Ar gas (see the lower part of Table 1) is used.
[0053]
After the contact holes 10 (1) and 10 (2) are completed as described above, as can be seen from FIG. 4B, the source /

drain electrodes

11a and 11b connected to the source /

drain portions

6a and 6b. Is buried in the contact holes 10 (1) and 10 (2).
[0054]
As described above, according to the second embodiment of the present invention, since the methylpolysiloxane film 9 is etched using a gas having a high etching rate, a contact hole can be efficiently formed in a short time. it can.
[0055]
In the first and second embodiments described above, the methylpolysiloxane film is used as the organic insulating film having a low dielectric constant. However, another organic material film, for example, an organic siloxane resin film or the like may be used. Further, as a mixed gas containing at least carbon, fluorine and hydrogen gas, C ₂ HF ₅ Gas, H ₂ CHF instead of a mixed gas of gas and Ar gas ₃ Gas, H ₂ Gas, mixed gas of Ar gas, or C ₄ F ₈ Gas, H ₂ A mixed gas of gas and Ar gas may be used.
[0056]
As described above, according to the first and second embodiments of the present invention, since the silicon nitride film 8 is formed between the methylpolysiloxane film 9 and the silicon oxide film 4, the methylpolysiloxane film is formed. It is possible to perform high selectivity etching on the silicon oxide film 4 while increasing the etching rate of 9. Then, the silicon oxide film 4 exposed on the bottom of the hole formed by this etching is further etched at a high selectivity with respect to the polycrystalline silicon film (source / drain portion), so that the defect to the source / drain portion is reduced. No contact holes can be finally formed. In other words, a contact hole to the source / drain portion can be formed over the entire surface of the large-sized substrate without increasing the contact resistance due to the unetched portion and eliminating the source / drain portion due to over-etching.
[0057]
In addition, since an organic insulating film having a low dielectric constant is used as an interlayer insulating film between the wirings, parasitic capacitance between the wirings is reduced, whereby display defects such as ghosts can be effectively avoided.
[0058]
As described above, a high-speed and high-definition active matrix liquid crystal display element with reduced contact hole defects and display defects can be manufactured with a high yield.
[0059]
【The invention's effect】
According to the present invention, the selectivity with respect to the gate insulating film (silicon oxide film) is set between the gate insulating film of the silicon oxide film in the thin film transistor and the interlayer insulating film of the organic insulating film formed above the gate insulating film. Since an interlayer insulating film made of a large silicon nitride film is formed, it is possible to form an appropriate contact hole for a polycrystalline silicon film (source / drain region) as a base layer of a gate insulating film (silicon oxide film). it can.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view partially showing a manufacturing process of a TFT according to a first embodiment of the present invention.
FIG. 2 is a cross-sectional view showing a manufacturing step of the TFT, following FIG. 1;
FIG. 3 is a cross-sectional view partially showing a manufacturing process of a TFT according to a second embodiment of the present invention.
FIG. 4 is a cross-sectional view showing a manufacturing step of the TFT, following FIG. 3;
FIG. 5 shows a vertical sectional view of a conventional TFT.
[Explanation of symbols]
1 Glass substrate (insulating substrate)
2 Undercoat layer
3a Amorphous silicon film
3b, 3c Polycrystalline silicon film
4 Silicon oxide film (gate insulating film)
5 Gate electrode
6a, 6b Source / drain part (source / drain region)
7 (1), 7 (2), 10 (1), 10 (2) Contact hole
7a (1) to 7c (1), 7a (2) to 7c (2), 10a (1) to 10c (1), 10a (2) to 10c (2) Hole
8 Silicon nitride film (first interlayer insulating film)
9 Methylpolysiloxane film (organic insulating film, second interlayer insulating film)
11a Source electrode (signal line electrode)
11b Drain electrode (signal line electrode)

Claims

A channel region and a source / drain region sandwiching the channel region by a semiconductor layer formed via an undercoat over the insulating substrate;
A gate insulating film of a silicon oxide film formed on the channel region and the source / drain region;
A gate electrode provided on the gate insulating film;
An interlayer insulating film having a first interlayer insulating film portion made of a silicon nitride film and a second interlayer insulating film portion made of an organic insulating film, sequentially formed so as to cover the gate electrode and the gate insulating film;
A thin film transistor comprising:

2. The thin film transistor according to claim 1, further comprising a signal line electrode connected to the source / drain region buried in a contact hole formed in the interlayer insulating film and the gate insulating film.

The thin film transistor according to claim 1, wherein the organic insulating film is formed of a material containing methylpolysiloxane or an organic siloxane resin.

A gate insulating film formed of a silicon oxide film in a thin film transistor, a first interlayer insulating film formed of a silicon nitride film formed on the gate insulating film, and a second formed of an organic insulating film formed on the first interlayer insulating film; A method for manufacturing a thin film transistor, comprising the steps of: etching an interlayer insulating film portion and forming a contact hole leading to a source / drain region;
A first etching step of forming a first hole in the second interlayer insulating film portion and the first interlayer insulating film portion;
A second etching step of forming a second hole in the gate insulating film, the second etching step communicating with the first hole and forming a contact hole with the first hole;
In the first etching step, etching is performed with a mixed gas containing at least carbon, fluorine and nitrogen gas, and in the second etching step, etching is performed with a mixed gas containing at least carbon, fluorine and hydrogen gas,
A method for manufacturing a thin film transistor, comprising:

In the first etching step, a CF ₄ / O ₂ / N ₂ gas is used as a mixed gas containing at least the carbon, fluorine, and nitrogen gas,
In the second etching step, C ₂ HF ₅ / H ₂ / Ar gas, CHF ₃ / H ₂ / Ar gas and C ₄ F ₈ / H ₂ / The method for manufacturing a thin film transistor according to claim 4, wherein any one of Ar gas is used.

A gate insulating film of a silicon oxide film in a thin film transistor, a first interlayer insulating film portion of a silicon nitride film formed on the gate insulating film, and a second interlayer film of an organic insulating film formed on the first interlayer insulating film portion; A method for manufacturing a thin film transistor, comprising the steps of: etching an interlayer insulating film portion and forming a contact hole leading to a source / drain region;
A first etching step of forming a first hole in the second interlayer insulating film portion;
A second etching step of forming a second hole communicating with the first hole in the first interlayer insulating film portion;
A third etching step of forming a third hole in the gate insulating film, the third etching step communicating with the second hole and forming a contact hole with the first hole and the second hole;
In the first etching step, etching is performed with a mixed gas containing at least carbon and fluorine gas, and in the second etching step, etching is performed with a mixed gas containing at least carbon, fluorine and nitrogen gas, In the third etching step, etching is performed with a mixed gas containing at least carbon, fluorine and hydrogen gas.
A method for manufacturing a thin film transistor, comprising:

In the first etching step, a CF ₄ / O ₂ gas is used as a mixed gas containing at least the carbon and fluorine gases;
In the second etching step, CF ₄ / O ₂ / N ₂ gas is used as a mixed gas containing at least the carbon, fluorine, and nitrogen gas,
In the third etching step, C ₂ HF ₅ / H ₂ / Ar gas, CHF ₃ / H ₂ / Ar gas and C ₄ F ₈ / H ₂ / 7. The method according to claim 6, wherein any one of Ar gas is used.