JPH043508B2 - - Google Patents

Description

【発明の詳細な説明】 (a) 発明の技術分野 本発明は、デイジタル信号伝送系のパルス幅測
定回路に関する。

(b) 技術の背景 近年、高度技術開発のニーズに伴い、デイジタ
ル信号で伝送する方式が脚光を浴び、PCM伝送
や、デイジタル光通信による高度情報通信システ
ムや、各種情報処理システムの中核として、今後
更にデイジタル技術は大規模半導体集積回路技術
の進歩と共に発展している。

しかし、これ等デイジタル技術を活用した各種
処理システムの基本となるデイジタル波形のパル
ス幅の性能評価は、伝送系の精度・確度・信頼度
等を左右するものであるが、トランスミツタ・レ
シーバー及び伝送系等の伝送後のデイジタル波形
のパルス幅は、従来より伝送後のビツト・エラ
ー・レート（BER）を測定し、評価する方法が
一般的に採用されていた。

(c) 従来技術と問題点 従来、この種のデイジタル波形のパルス幅測定
は、原理的に次の二種類に分類される。第１図
は、被測定デイジタル波形を予め規定した閾値電
圧を、クロスする時間を測定する原理による波形
図であり、第２は、被測定デイジタル波形をサン
プリングし、サンプリングの時刻差によつて測定
する原理による波形図である。

第１図の被測定デイジタル波形図において、閾
値電圧をVthとし、閾値電圧Vthをクロスする時
刻を各々t1、t2とすれば、 パルス幅＝t2−t1 となり、規定した閾値電圧間のクロスする時間に
よつて、デイジタル波形のパルス幅の測定結果が
得られる。

第２図の被測定デイジタル波形図において、閾
値電圧を上記同様Vthとし、被測定デイジタル波
形をクロツクジエネレータのサンプリングパルス
でサンプリングし、サンプリングパルスピツチ時
間をTsとして、被測定デイジタル波形の閾値電
圧でサンプルアンドホールドした閾値電圧Vthに
おけるパルス数を、６と19とすれば、 パルス幅＝（19−６）×Ts となり、規定した閾値電圧間のパルス数にピツチ
時間を掛けて、デイジタル波形のパルス幅の測定
結果が得られる。

また、このデイジタル波形のパルス幅を測定す
る測定方法には、上記測定原理を応用し、 (1) オシロスコープを使用してマニユアルで測定
する方法。

(2) 自動試験器で測定する方法。

(3) 波形アナライザーを使用する方法。

等がある。しかし、(1)は伝送系を伝送後のデイジ
タル波形の信号は、デイジタル波形の位相の短時
間の不安定な状態、所謂、ジツタ現象による位相
ジツタが含まれているので、波形のエツジが明確
でなくなる。従つて、オシロスコープ等で測定す
ると、測定者の主観が入り、正確な測定ができな
くなり測定誤差が生じやすい。また、長いデータ
パターンのすべてのパルス幅をこの方法で測定す
るのは、事実上不可能に近い。(2)の方法は、連続
した繰り返し信号の測定を主な測定対象としてお
り、伝送系の信号パターンのような不規則な信号
の測定には適さない。なぜならば、信号パターン
によつてパルス幅が変動するので、任意の１個の
パルス幅を測定しても意味がない。(3)の方法も、
連続した繰り返し信号の測定を対象にしている。
従つて、(2)と同じ理由により適さない。但し、測
定回数を増やして平均化して求める方法もある。

以上のように、従来のデイジタル波形のパルス
幅測定方法は、デイジタル波形の位相ジツタ現象
や不規則な信号の測定に適せず、測定結果に誤差
が生じやすく、これ等の測定方法で測定される伝
送系の伝送後のデイジタル波形のパルス幅の測定
結果に相当の誤差が生じ、従来より一般的に採用
されている伝送後のビツト・エラー・レートを測
定する方法も間接的であり、デイジタル波形の性
能評価する測定方法として、正確に再現性のある
測定が出来ない欠点を有していた。

(d) 発明の目的 本発明は、この従来の欠点を解決することを目
的としている。

(e) 発明の構成 上記目的は、デイジタル信号を伝送する伝送系
の入力側に、測定系の基本クロツク信号源になる
クロツク発生回路と、前記クロツク発生回路の基
本クロツクに同期した各種の信号パターンを発生
するデータパターン発生回路を設け、該伝送系の
出力側に前記データパターン発生回路の信号と、
該伝送系通過後の信号のビツト同期を取るための
ビツト同期回路と、前記ビツト同期回路からビツ
ト同期の取れた信号のフレーム同期を取るための
フレーム同期回路と、前記フレーム同期回路より
フレーム同期の取れた前記データパターン発生回
路の信号と該伝送系を通過後の信号を比較してエ
ラービツトを検出するエラー検出回路と、前記エ
ラー検出回路で検出されたエラーを計数し、ビツ
ト誤り率を計算するエラー計数回路と、ビツト同
期の取れた状態からデータパターンの１ビツトの
１／ｎビツト分の時間づつクロツク位相をシフト
するクロツク位相シフト回路と、前記クロツク位
相シフト回路を制御する演算・制御・記憶回路を
設け、前記クロツク発生回路からのクロツク信号
を前記データパターン発生回路に入力し、前記デ
ータパターン発生回路で発生した信号パターンを
該伝送系に入力し、該伝送系を通過後の伝送信号
を前記ビツト同期回路に入力してビツト同期を取
り、前記フレーム同期回路でフレーム同期を取
り、前記エラー検出回路で前記データパターン発
生回路の信号パターンと比較してエラーを検出
し、検出されたエラーを前記エラー計数回路で計
算されたビツト誤り率を記憶し、データの１ビツ
ト分のクロツク位相シフトが終わるまで、前記演
算・制御・記憶回路により前記クロツク位相シフ
ト回路を制御し、クロツク位相をシフトして前記
ビツト同期回路に入力するよう構成した本発明に
よつて達成される。

即ち、測定される伝送系の伝送路の入力側より
信号パターンを入力し、伝送系の伝送路を通過後
の出力信号パターンをビツト同期とフレーム同期
を取り、伝送系の伝送路に入力した信号パターン
信号と比較してビツトエラーを検出し、このビツ
トエラーの計算した結果をクロツク位相シフト回
路に入力し、クロツク位相シフト回路でシフトし
たクロツク位相をビツト同期回路に入力して、こ
のビツト誤り率が規定値以下になるようクロツク
位相シフト回路を制御することにより、クロツク
位相のシフト量でデイジタル波形のパルス幅の測
定結果を求めるよう構成され、ビツト誤り率を測
定し、ビツト誤り率の計算結果を演算・制御・記
憶回路に入力し、入力された計算結果によりクロ
ツク位相シフト回路を制御し、ビツト同期回路の
クロツク位相をシフトする帰還回路機能を組込ん
だデイジタル波形のパルス幅測定方法である。

本発明回路構成により、規定のビツト誤り率を
満たすデイジタル波形のパルス幅を測定すること
に依つて、繰り返し信号でない信号パターンのパ
ルス幅も、位相ジツタの幅も、更に、規定のビツ
ト誤り率を得るためのサンプリングクロツクの許
容位相範囲も明確に測定できる。また、ジツタを
含むパルスの、パルス幅の定義を明確にすること
ができる。従つて、伝送系を伝送後のデイジタル
波形の位相ジツタ現象や不規則な信号でも、測定
結果に誤差が生ずることなく、デイジタル波形の
性能評価方法として、正確で再現性のある良い測
定方法を提供するものである。

(f) 発明の実施例 以下本発明の一実施例について説明する。第３
図は本発明によるパルス幅測定回路の回路構成ブ
ロツク図を示す。１はクロツク発生回路、２はデ
ータパターン発生回路、３は被測定回路又は伝送
路（以下被測定回路と総称する）、４はビツト同
期回路、５はフレーム同期回路、６はエラー検出
回路、７はエラー計数回路、８は演算・制御・記
憶回路、９はクロツク位相シフト回路である。

本回路構成において、測定系の基本クロツク信
号源であるクロツク発生回路１から、基本クロツ
クを発生し、この基本クロツクに同期した被測定
回路によつて選択可能な、各種のデイジタル波形
の信号パターンを発生するデータパターン発生回
路２より、測定しようとする被測定回路３に信号
パターンを入力する。被測定回路３に入力された
信号パターンは、被測定回路の回路網特有の回路
特性により位相波形がずれたり位相ジツタを含ん
だデイジタル波形の形で、被測定回路通過後の出
力信号パターンとして被測定回路３の出力側に出
力する。この出力信号パターンをビツト同期を取
るために、ビツト同期回路４に入力してビツト同
期を取り、ビツト同期の取つた出力信号パターン
を、フレーム同期回路５にフレーム同期を取るた
め入力し、フレーム同期回路５において、フレー
ム同期の取れた出力信号パターンをエラー検出回
路６に出力すると共に、パターン発生回路２より
被測定回路３を通過しない基準の信号パターンに
フレーム同期を取つて、エラー検出回路６に同様
出力する。この両信号パターンをエラー検出回路
６で比較してエラービツトを検出し、この検出さ
れたエラービツトをエラー計数回路７で計数し、
計数結果を演算・制御・記憶回路８に送り、演
算・制御・記憶回路８で規定したビツト誤り率よ
り以上か以下か演算・記憶し、クロツク位相シフ
ト回路９を制御する。クロツク位相シフト回路９
はクロツク発生回路１よりクロツク信号を受け、
信号パターンの１ビツト分の時間を１／ｎした
〔１／ｎビツト〕分の時間づつシフトしたクロツ
ク信号を、クロツク位相シフト回路９の制御によ
り、順次ビツト同期回路４に出力する。ビツト同
期回路４はシフトされたクロツク位相により、出
力信号パターンのビツト同期を変えてフレーム同
期回路５に再び入力し、前記述同様の径路でビツ
ト誤り率をエラー計数回路７で計数し、演算・制
御・記憶回路８で演算・記憶し、データの１ビツ
ト分のクロツク位相シフトが終わるまで、演算・
制御・記憶回路８がクロツク位相シフト回路９を
制御する。以上の径路を繰り返し、データの１ビ
ツト分のクロツク位相シフトが終わつた場合に制
御を停止する。この間規定のビツト誤り率以下に
なる範囲のクロツク位相シフト回路９のクロツク
位相シフト量がデイジタル波形のパルス幅の測定
値として求められる。尚、クロツク位相をシフト
すると、ビツト同期やフレーム同期のとれない領
域が有るが、これ等は、演算・制御・記憶回路８
側で規定のビツト誤り率以上であると判定する。

第４図は本発明による他の一実施例の回路構成
ブロツク図を示す。本図において、同一対象物は
第３図と同一符号で示す。１０はデータパターン
発生回路２と同様信号パターンを発生する外部デ
ータパターン発生回路で、発生した信号パターン
はフレーム同期回路５に入力され、フレーム同期
回路５でフレーム同期が取られる。１１はクロツ
ク再生回路で被測定回路３から伝送後の信号パタ
ーンを受け、クロツクパルスを再生し、再生した
クロツクパルスをクロツク位相シフト回路９に供
給する。この外部データパターン発生回路１０と
クロツク再生回路１１が第３図と異なるのみで、
測定径路は前記述と同様なので省略する。第３図
は被測定回路３が比較的小さいデバイスの場合
に、信号発生送り側とビツト誤り率計数演算シフ
ト等の受け側を同一場所に設置して測定する時の
回路で、第４図は被測定回路３が長いケーブルと
か、伝送路の送端と受端が遠距離の場合に、信号
発生送り側とビツト誤り率計数演算シフト等の受
け側を離して測定する時の回路である。実情によ
つて選択すればよい。

(g) 発明の効果 以上説明したように、伝送系を伝送後のデイジ
タル波形信号のパルス幅を測定する方法として、
クロツク発生回路とデータパターン発生回路によ
る信号発生源を設け、ビツト同期回路とフレーム
同期回路とエラー検出回路とエラー計数回路によ
るビツト誤り率より、演算・制御・記憶回路の制
御でクロツク位相シフト回路のクロツク位相をシ
フトし、クロツク位相のシフト量によりパルス幅
を求めることにより、繰り返し信号でない信号パ
ターンのパルス幅でも、位相ジツタの幅も測定で
きるので、正確で再現性の良い測定値を求め、測
定結果に誤差が生ずることなく、デイジタル波形
の性能評価を正確に把握できる効果がある。

【図面の簡単な説明】

第１図と第２図はパルス幅測定の原理を説明す
る波形図、第３図と第４図は本発明によるパルス
幅測定回路の回路構成ブロツク図を示す。 図面において、１はクロツク発生回路、２はデ
ータパターン発生回路、３は被測定回路（又は伝
送路）、４はビツト同期回路、５はフレーム同期
回路、６はエラー検出回路、７はエラー計数回
路、８は演算・制御・記憶回路、９はクロツク位
相シフト回路、１０は外部データパターン発生回
路、１１はクロツク再生回路をそれぞれ示す。

Claims (1)

【特許請求の範囲】
1. １ デイジタル信号を伝送する伝送系の入力側
   に、測定系の基本クロツク信号源になるクロツク
   発生回路と、前記クロツク発生回路の基本クロツ
   クに同期した各種の信号パターンを発生するデー
   タパターン発生回路を設け、該伝送系の出力側に
   前記データパターン発生回路の信号と、該伝送系
   通過後の信号のビツト同期を取るためのビツト同
   期回路と、前記ビツト同期回路からビツト同期の
   取れた信号のフレーム同期を取るためのフレーム
   同期回路と、前記フレーム同期回路よりフレーム
   同期の取れた前記データパターン発生回路の信号
   と該伝送系を通過後の信号を比較してエラービツ
   トを検出するエラー検出回路と、前記エラー検出
   回路で検出されたエラーを計数し、ビツト誤り率
   を計算するエラー計数回路と、ビツト同期の取れ
   た状態からデータパターンの１ビツトの１／ｎビ
   ツト分の時間づつクロツク位相をシフトするクロ
   ツク位相シフト回路と、前記クロツク位相シフト
   回路を制御する演算・制御・記憶回路を設け、前
   記クロツク発生回路からのクロツク信号を前記デ
   ータパターン発生回路に入力し、前記データパタ
   ーン発生回路で発生した信号パターンを該伝送系
   に入力し、該伝送系を通過後の伝送信号を前記ビ
   ツト同期回路に入力してビツト同期を取り、前記
   フレーム同期回路でフレーム同期を取り、前記エ
   ラー検出回路で前記データパターン発生回路の信
   号パターンと比較してエラーを検出し、検出され
   たエラーを前記エラー計数回路で計算されたビツ
   ト誤り率を記憶し、データの１ビツト分のクロツ
   ク位相シフトが終わるまで、前記演算・制御・記
   憶回路により前記クロツク位相シフト回路を制御
   し、クロツク位相をシフトして前記ビツト同期回
   路に入力するよう構成したことを特徴とするパル
   ス幅測定方法。