JPH04348430A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、分岐命令を含むプログ
ラムを処理するデータ処理装置に関する。

【０００２】

【従来の技術】分岐命令の処理を高速化したデータ処理
装置として、特開昭６３−６１３３２号公報に示される
ように、分岐命令のアドレスと分岐先の命令のアドレス
や分岐先命令語等の分岐先情報とを対にして連想記憶部
に格納しておき、分岐命令の解読前に連想記憶部から分
岐先情報を先行的に取り出すものが知られている。この
装置によれば、プログラムの制御フローが変わっても分
岐先の命令を高速にフェッチすることができ、分岐命令
の実行を高速化することができる。

【０００３】条件分岐命令の分岐の過去の成立／不成立
に関する情報すなわち分岐の履歴情報を連想記憶部に保
持しておき、この履歴情報に基づいて分岐予測制御を実
行することによって分岐命令の処理を高速化する試みも
なされている。

【０００４】

【発明が解決しようとする課題】連想記憶を用いて分岐
先情報を先取りする前記従来の分岐実行制御方式は、分
岐命令がプログラムカウンタ（以下、ＰＣと記す。）相
対のアドレッシングモードであることを前提としている
。ＰＣ相対のアドレッシングモードでは、分岐命令で指
定される分岐先が常に一定であるため、連想記憶部に記
憶された分岐先情報がそのまま利用できるのである。 しかしながら、レジスタ相対アドレッシングモード等の
ＰＣ相対以外のアドレッシングモードでは連想記憶部に
記憶された分岐先情報が常に利用可能であるとは限らな
い。その代表的な例としてサブルーチンからのリターン
命令がある。サブルーチンは、複数のルーチンから各々
コール命令で呼ばれる。通常、コールしたルーチンの命
令アドレスすなわちリターンアドレスが特定のレジスタ
に格納されるが、該レジスタで指定されるリターンアド
レスがサブルーチンコールの度に変化するのである。そ
のため、従来のデータ処理装置では、連想記憶部にＰＣ
相対のアドレッシングモードのみの分岐先情報を格納す
る方式や、分岐先情報が正しいかどうかを検出する検出
部を設けて正しいときだけ連想記憶部から得られた分岐
先情報を使用する方式等を採用せざるを得ず、リターン
命令の実行にかかるオーバーヘッドを軽減することがで
きない問題があった。

【０００５】また、条件分岐命令の分岐の履歴情報を連
想記憶部に保持しておき、該履歴情報に基づいて分岐予
測制御を実行する従来の方式では、分岐予測制御のため
のハードウェアが大がかりになる問題があった。

【０００６】本発明は、連想記憶を用いて分岐先情報を
先行的にフェッチするデータ処理装置において、ハード
ウェアの増大を抑制しながら分岐命令の処理をさらに高
速化することを目的とする。

【０００７】

【課題を解決するための手段】本発明のデータ処理装置
はいずれも、条件分岐命令、コール命令、リターン命令
等の分岐命令を含む命令列を取り出して解読し、この解
読結果に従って各命令の実行を行うことを前提としたも
のであって、以下のリターン命令に関する分岐実行制御
方式と条件分岐命令に関する分岐予測制御方式とを採用
している。

【０００８】まず、本発明におけるリターン命令に関す
る分岐実行制御方式は、分岐命令のアドレスに加えて該
分岐命令がリターン命令であるか否かを示す情報を連想
記憶部に記憶しておくとともに、サブルーチンコールの
度に変化するサブルーチンからのリターンアドレスをプ
ッシュダウンスタックに順次格納しあるいはサブルーチ
ンコールの度に個別に記憶しておくことによって、連想
記憶部に記憶されたリターン命令であるか否かを示す情
報を手掛りとしてリターンアドレスを先行的に得るもの
である。

【０００９】具体的に説明すると、請求項１の発明に係
るデータ処理装置は、分岐命令のアドレスと該分岐命令
がリターン命令であるか否かを示す情報とを対にして記
憶するための連想記憶部と、コール命令の実行の際にサ
ブルーチンからのリターンアドレスが格納されるプッシ
ュダウンスタックと、取り出した命令のアドレスが連想
記憶部に記憶された分岐命令のアドレスのいずれかと一
致し、かつ該分岐命令がリターン命令であることを示す
情報が連想記憶部に記憶されているときに、プッシュダ
ウンスタックからリターンアドレスをポップアップし、
該リターンアドレスで指示される分岐先の命令列を先行
的に取り出すように制御する分岐実行制御手段とを備え
たものである。

【００１０】請求項２の発明に係るデータ処理装置は、
サブルーチンのコール時およびリターン時に切り替えら
れる複数のレジスタウインドウと、分岐命令のアドレス
と該分岐命令がリターン命令であるか否かを示す情報と
を対にして記憶するための連想記憶部と、コール命令の
実行の際にサブルーチンからのリターンアドレスを各々
使用中のレジスタウインドウに対応付けてレジスタウイ
ンドウ毎に記憶するための記憶手段と、取り出した命令
のアドレスが連想記憶部に記憶された分岐命令のアドレ
スのいずれかと一致し、かつ該分岐命令がリターン命令
であることを示す情報が連想記憶部に記憶されていると
きに、分岐先ルーチンで使用されるレジスタウインドウ
に対応付けられたリターンアドレスを記憶手段から読み
出し、該リターンアドレスで指示される分岐先の命令列
を先行的に取り出すように制御する分岐実行制御手段と
を備えたものである。

【００１１】また、本発明における条件分岐命令に関す
る分岐予測制御方式は、条件分岐命令の分岐が成立した
ときは該条件分岐命令について分岐が続けて成立する場
合が多く、条件分岐命令の分岐が成立しなかったときは
該条件分岐命令については分岐が続けて成立しない場合
が多いという性質に基づいている。この性質から本発明
では、条件分岐命令のうち分岐が成立したもののみのア
ドレスと該条件分岐命令によって指定される分岐先の命
令のアドレスとを対にして連想記憶部に記憶しておき、
（１）　実行のために取り出した条件分岐命令のアドレ
スが連想記憶部に記憶された条件分岐命令のアドレスの
いずれかと一致した場合すなわち実行のために取り出し
た条件分岐命令の分岐が直前に成立していた場合は、該
取り出した条件分岐命令について今回も分岐が成立する
ものとして分岐予測制御を実行し、（２）　連想記憶部
に記憶された条件分岐命令のアドレス中に実行のために
取り出した条件分岐命令のアドレスと一致するものがな
い場合すなわち実行のために取り出した条件分岐命令の
分岐が直前に不成立になっていた場合は、該取り出した
条件分岐命令について今回も分岐が成立しないものとし
て分岐予測制御を実行するものである。

【００１２】具体的に説明すると、請求項３の発明に係
るデータ処理装置は、条件分岐命令のうち分岐が成立し
たもののみのアドレスと該条件分岐命令によって指定さ
れる分岐先の命令のアドレスとを対にして記憶するため
の連想記憶部と、取り出した命令を解読するための命令
解読部と、前記取り出した命令のアドレスが連想記憶部
に記憶された条件分岐命令のアドレスのいずれかと一致
し、かつ命令解読部により前記取り出した命令が条件分
岐命令であると解読され、しかも該取り出した命令の分
岐が成立するか否かが判明していないことを条件として
、連想記憶部から読み出した前記取り出した命令に対応
する分岐先の命令のアドレスで指示される分岐先の命令
列を先行的に取り出すように分岐予測制御を行う分岐予
測制御手段とを備えたものである。

【００１３】請求項４の発明に係るデータ処理装置は、
請求項３の発明に係る分岐予測制御手段がさらに、連想
記憶部に記憶された条件分岐命令のアドレス中に前記取
り出した命令のアドレスと一致するものがなく、かつ命
令解読部により前記取り出した命令が条件分岐命令であ
ると解読され、しかも該取り出した命令の分岐が成立す
るか否かが判明していないことを条件として、前記取り
出した命令のアドレスに続くアドレスの命令列を先行的
に取り出すように分岐予測制御を行うものである。

【００１４】

【作用】請求項１の発明によれば、コール命令の実行の
度にサブルーチンからのリターンアドレスがプッシュダ
ウンスタックに順次格納される。サブルーチンにおいて
リターン命令の実行時に分岐すべきアドレスは常に最後
に実行したコール命令のアドレスの次の命令アドレスで
あるので、最後にプッシュされたリターンアドレスがす
ぐに読み出せるようになっている。また、サブルーチン
の処理が進んでリターン命令が取り出された際に該リタ
ーン命令のアドレスが分岐命令のアドレスとして連想記
憶部に記憶されていない場合は、実行のために取り出さ
れた該リターン命令のアドレスと該命令がリターン命令
であることを示す情報とが連想記憶部に新たに記憶され
る。このようにしてリターン命令のアドレスと該命令が
リターン命令であることを示す情報とが連想記憶部に記
憶されたうえで次に該リターン命令が実行のために取り
出されたときは、該命令がレジスタ相対アドレッシング
モードであっても該命令のアドレスが分岐命令のアドレ
スとして連想記憶部に記憶されており、かつ該命令がリ
ターン命令であることを示す情報が連想記憶部に記憶さ
れているので、プッシュダウンスタックからリターンア
ドレスがポップアップされ、該リターンアドレスで指示
される分岐先の命令列が先行的に取り出される。したが
って、リターン命令がレジスタ相対アドレッシングモー
ドであっても該命令の処理が高速化される。しかも、リ
ターンアドレス格納用のプッシュダウンスタックを新設
するとともにリターン命令であるか否かを示す情報の記
憶用に従来の連想記憶部を最低１ビット拡張するだけで
良く、分岐実行制御のためのハードウェアが大きくなら
ない。

【００１５】請求項２の発明によれば、コール命令の実
行の際に、使用中のレジスタウインドウ上の特定のレジ
スタにリターンアドレスが退避されるだけでなく、該リ
ターンアドレスが使用中のレジスタウインドウに対応付
けて記憶手段中にレジスタウインドウ毎に記憶される。 次に、コールされた側のルーチンすなわちサブルーチン
がレジスタウインドウを１つ切り替えることにより、該
サブルーチンで使用するレジスタウインドウが新たに確
保される。サブルーチンの処理が進んでリターン命令が
取り出された際に該リターン命令のアドレスが分岐命令
のアドレスとして連想記憶部に記憶されていない場合は
、実行のために取り出された該リターン命令のアドレス
と該命令がリターン命令であることを示す情報とを連想
記憶部に新たに記憶するとともに、サブルーチン側でレ
ジスタウインドウを１つもとに戻して、コールした側の
ルーチンが使用するレジスタウインドウへと切り替える
。そして、コールした側のルーチンで退避していたリタ
ーンアドレスを用いてコール命令のアドレスの次のアド
レスの命令に分岐する。以上のようにしてリターン命令
のアドレスと該命令がリターン命令であることを示す情
報とが連想記憶部に記憶されたうえで次に該リターン命
令が実行のために取り出されたときは、該命令がレジス
タ相対アドレッシングモードであっても該命令のアドレ
スが分岐命令のアドレスとして連想記憶部に記憶されて
おり、かつ該命令がリターン命令であることを示す情報
が連想記憶部に記憶されているので、サブルーチンコー
ルした側のルーチンで使用されるレジスタウインドウに
対応付けて記憶されているリターンアドレスが記憶手段
から読み出され、該リターンアドレスで指示される分岐
先の命令列が先行的に取り出される。したがって、リタ
ーン命令がレジスタ相対アドレッシングモードであって
も該命令の処理が高速化される。しかも、複数のレジス
タウインドウに各々対応付けられたリターンアドレス格
納用の記憶手段を新設するとともにリターン命令である
か否かを示す情報の記憶用に従来の連想記憶部を最低１
ビット拡張するだけで良く、分岐実行制御のためのハー
ドウェアが大きくならない。

【００１６】請求項３の発明によれば、条件分岐命令の
うち分岐が成立したもののみのアドレスと該条件分岐命
令によって指定される分岐先の命令のアドレスとが対の
形のエントリとして連想記憶部に記憶されている。つま
り、分岐が成立した条件分岐命令のアドレスが連想記憶
部に記憶されていない場合に該条件分岐命令のアドレス
と該命令によって指定される分岐先の命令のアドレスと
が連想記憶部に新たなエントリとして記憶されるだけで
なく、分岐が成立しなかった条件分岐命令については該
条件分岐命令のアドレスと該命令によって指定される分
岐先の命令のアドレスとが対の形で削除され、この結果
直前に分岐が成立した条件分岐命令に関するエントリだ
けが残っている。このようにして直前に分岐が成立した
条件分岐命令のアドレスと該条件分岐命令によって指定
される分岐先の命令のアドレスとが連想記憶部に記憶さ
れたうえで次に該条件分岐命令が実行のために取り出さ
れたときは、該条件分岐命令のアドレスが連想記憶部に
記憶されており、該命令が命令解読部により条件分岐命
令であると解読されるので、該命令の分岐が成立するか
否かが判明していないことを条件として、連想記憶部か
ら読み出した分岐先の命令のアドレスで指示される分岐
先の命令列が先行的に取り出される。つまり、該条件分
岐命令の分岐が成立するものと予測して分岐先の命令列
を先行的に取り出すのである。前記のように条件分岐命
令の分岐が成立したときは該条件分岐命令について分岐
が続けて成立する場合が多いので、該予測の成功確率は
高く、条件分岐命令の処理が高速化される。しかも、従
来とは違って分岐の履歴情報を保持するハードウェアを
有しない構成を採用したので、分岐予測制御のためのハ
ードウェアが大きくならない。

【００１７】請求項４の発明によれば、実行のために取
り出した条件分岐命令のアドレスが連想記憶部に記憶さ
れている場合に該条件分岐命令の分岐が成立するものと
予測して分岐先の命令列を先行的に取り出すだけでなく
、実行のために取り出した条件分岐命令のアドレスが連
想記憶部に記憶されていない場合には、該条件分岐命令
の分岐が成立しないものと予測して該条件分岐命令のア
ドレスに続くアドレスの命令列を先行的に取り出す。 前記のように条件分岐命令の分岐が成立しなかったとき
は該条件分岐命令について分岐が続けて成立しない場合
が多いので、該予測の成功確率も高く、条件分岐命令の
処理がさらに高速化される。従来とは違って分岐の履歴
情報を保持するハードウェアを有しない構成を採用した
ので分岐予測制御のためのハードウェアが大きくならな
い点は、請求項３の発明と同様である。

【００１８】

【実施例】まず、本発明の第１の実施例におけるデータ
処理装置について説明する。ただし、説明の都合上、本
データ処理装置が処理する命令セットアーキテクチャを
次のように定義する。命令は３２ビットの固定長命令で
ある。分岐命令は条件分岐命令、サブルーチンへのコー
ル命令、サブルーチンからのリターン命令からなり、こ
れらの分岐命令のアドレッシングモードは、条件分岐命
令・・ＰＣ相対 コール命令・・・ＰＣ相対 リターン命令・・レジスタ相対 とする。さらに、コール命令ではサブルーチンからの戻
り番地すなわちリターンアドレスを特定のレジスタへ格
納する。本命令セットアーキテクチャでは遅延分岐の定
義はない。

【００１９】次に、本発明の第１の実施例におけるデー
タ処理装置の構成について説明する。図１は、このデー
タ処理装置のブロック図である。同図において、１はこ
のデータ処理装置が処理すべき命令やデータを格納した
メインメモリ、２はプログラムカウンタ（ＰＣ）を内蔵
し、命令フェッチアドレス等を生成するＰＣ部、３は分
岐命令自身のアドレスとその分岐先命令アドレスとを対
にして記憶し、分岐命令アドレスをタグとして分岐先命
令アドレスを読み出す連想記憶部、４は後入れ先出し型
のＬＩＦＯメモリで構成されたスタックメモリ、５は加
算器を備え、分岐命令実行時に分岐先命令アドレスを生
成するアドレス生成部、６は命令を解読する命令解読部
、７は分岐命令時にその制御を司どる分岐制御部、８は
ＡＬＵ、レジスタ等を備え、命令を実行する実行部であ
る。１０はＰＣ部２からメインメモリ１と連想記憶部３
とにフェッチすべき命令のアドレスを送る命令フェッチ
アドレスバス、１１は連想記憶部３がヒットしたときに
連想記憶部３からＰＣ部２へ分岐先命令アドレスを送る
第１分岐先命令アドレスバス、１２はスタックメモリ４
のトップに格納しているアドレスをＰＣ部２に送る第２
分岐先命令アドレスバス、１３はＰＣ部２からスタック
メモリ４へサブルーチンからのリターンアドレスを送る
リターンアドレスバス、１４はＰＣ部２からアドレス生
成部５へＰＣ相対アドレス計算を行うための命令アドレ
スを送る命令アドレスバス、１５は命令バス、１６はＰ
Ｃ相対アドレス計算を行うための変位を送る即値データ
バス、１７はレジスタ相対アドレス計算を行うためのレ
ジスタデータを送るレジスタデータバス、１８はアドレ
ス生成部５からＰＣ部２と連想記憶部３とに分岐先命令
のアドレスを送る第３分岐先命令アドレスバスである。 さらに、このデータ処理装置が分岐命令を実行する際に
、分岐制御部７が全体の制御を集中管理するため、各ユ
ニットと必要な情報を交換しあう必要がある。それらは
、各制御信号２０〜２７で行う。

【００２０】図２は、図１におけるＰＣ部２の内部構成
を示すブロック図である。図２において、２０１はプロ
グラムカウンタ（ＰＣ）、２０２は分岐先命令アドレス
を保持するｔａｒｇｅｔＰＣ、２０３は一定値４を加算
する加算器である。２０４は２入力１出力のマルチプレ
クサ、２０５、２０６は、それぞれアドレスラッチ、２
０７はＰＣ部２全体の制御を行うコントロール部である
。１０、１１、１２、１３、１４および１８は各々図１
における同じ符号のバスを表わし、２０は図１中の同じ
符号の制御信号を表わす。２１０〜２１４はコントロー
ル部２０７からの制御信号である。

【００２１】図２を用いてＰＣ部２の動作を簡単に説明
する。ＰＣ部２は、分岐しない場合の通常の命令列に対
応するＰＣ２０１と、分岐する場合の命令列に対応する
ｔａｒｇｅｔＰＣ２０２との２つのプログラムカウンタ
を内蔵する。分岐命令の実行時には、このデータ処理装
置内の他の手段により生成された分岐先命令アドレスを
ｔａｒｇｅｔＰＣ２０２にラッチし、必要に応じて分岐
先命令列の先行フェッチおよび実行ができるようにして
いる。例として、条件分岐命令で連想記憶部３がヒット
し、分岐が成立するか不成立であるかが判明していない
場合には、後述するように分岐するものとして分岐予測
制御を行うが、このときｔａｒｇｅｔＰＣ２０２が選択
されるようにマルチプレクサ２０４を制御し分岐先命令
列を命令フェッチアドレスとして生成できる。そして、
分岐することが判明した時点でＰＣ２０１を分岐先命令
列のアドレスに更新する。この点は、後に詳述する。ア
ドレスラッチ２０６は、命令フェッチアドレスを保持す
るためのラッチである。これは、命令アドレスバス１４
に１サイクル後れの命令フェッチアドレスを送るために
存在し、アドレス生成部５がこの命令フェッチアドレス
からＰＣ相対アドレス計算に使用する分岐命令のアドレ
スを得る。最後にアドレスラッチ２０５は、命令フェッ
チアドレス＋４を保持するためのラッチである。これは
、リターンアドレスバス１３に命令フェッチアドレス＋
４をリターンアドレスとして１サイクル後れで送るため
に存在し、スタックメモリ４と実行部８とがリターンア
ドレスを得る。

【００２２】図３は、図１における連想記憶部３の内部
構成を示すブロック図である。図３において、３０１は
連想記憶であって、分岐命令アドレスをタグとして分岐
先命令アドレスとその分岐命令がリターン命令であるか
どうかを示す情報（リターンビット）とを記憶する。３
０２は連想記憶３０１がヒットするかどうかを検出する
比較器、３０３は命令フェッチアドレスを保持するラッ
チ、３０４は分岐先命令アドレスを保持するラッチであ
る。３０５はリターン命令であるかどうかの情報を保持
するラッチ、３０６は連想記憶部３全体を制御するコン
トロール部である。１０、１１および１８は各々図１に
おける同じ符号のバスを表わし、２１および２２は各々
図１中の同じ符号の制御信号を表わす。３１０は比較器
３０２のヒット信号、３１１は連想記憶３０１の出力で
リターン命令であるかどうかを示すリターン信号、３１
２および３１３はコントロール部３０６から出力される
他の制御信号である。

【００２３】図３を用いて連想記憶部３の動作を簡単に
説明する。ラッチ３０３が命令フェッチアドレスバス１
０に送られた命令フェッチアドレスをラッチすると、直
ちに連想記憶３０１が探索される。分岐命令アドレス中
に一致するものが存在すれば、比較器３０２からヒット
信号３１０が送られ、また連想記憶３０１から第１分岐
先命令アドレスバス１１に分岐先命令アドレスが読み出
され、リターンビットがリターン信号３１１として読み
出される。ただし、連想記憶部３がロックされている状
態では、ラッチ３０３の更新および連想記憶３０１の探
索が禁止される。連想記憶３０１への書き込み動作は、
制御信号３１２を通じて行われる。このときタグ部であ
る分岐命令アドレスとしてラッチ３０３のアドレスが、
メモリ部である分岐先命令アドレスおよびリターンビッ
トとしてそれぞれラッチ３０４、３０５の情報が書き込
まれる。

【００２４】以上のように構成された本発明の第１実施
例におけるデータ処理装置の分岐命令実行時の動作につ
いて、まずその基本を簡単に説明する。このデータ処理
装置は前述した命令セットアーキテクチャ上で分岐命令
の処理を行う。分岐先命令アドレスがＰＣ相対のアドレ
ッシングモードで与えられる条件分岐命令とサブルーチ
ンのコール命令においては、連想記憶部３がヒットした
場合ここから分岐先命令アドレスが獲得される。これは
、ＰＣ相対のアドレッシングモードの場合、分岐先命令
アドレスは何度実行しても変わらないため、一度連想記
憶部３に記憶したアドレスは再利用可能であるという性
質を利用している。しかしながら条件分岐命令の場合、
実際に分岐先命令アドレスにジャンプするかどうかは分
岐判定結果を得るまではわからない。そのため、このデ
ータ処理装置は分岐判定結果が判明するまでの間、分岐
予測の制御を用いて先行的に命令フェッチを続ける。た
だし、分岐判定結果がすでに得られている場合には、分
岐予測の制御は不要であるため行わない。この結果、予
測が成功した場合には分岐命令によるペナルティが発生
しない。本実施例における分岐予測制御方式は、（１）
　連想記憶部３がヒットした場合は分岐するものとして
予測制御し、（２）　連想記憶部３がミスヒットした場
合は分岐しないものとして予測制御することを基本とす
る。これは、条件分岐命令が最後に分岐した場合、続け
て分岐する確率が高いという性質に基づいている。連想
記憶部３には最後に分岐した命令のみを記憶することで
これを実現し、分岐の履歴情報を保持するハードウェア
は不要である。

【００２５】前記定義のとおりサブルーチンからのリタ
ーン命令は、分岐先命令アドレスがレジスタ相対のアド
レッシングモードで与えられる分岐命令である。リター
ン命令の分岐先命令アドレスすなわちリターンアドレス
は、最後に実行したコール命令の次の命令アドレスであ
る。本実施例のデータ処理装置は、この性質を利用し、
連想記憶部３とスタックメモリ４とを用いてリターン命
令の分岐先命令アドレスを獲得する。サブルーチンのコ
ール命令を実行すると、リターンアドレスがスタックメ
モリ４にプッシュされる。そしてリターン命令を実行す
る際、スタックメモリ４からリターンアドレスをポップ
し、これを分岐先命令アドレスとする。このとき同時に
連想記憶部３をアクセスし、もし連想記憶部３がヒット
すると、連想記憶部３に保持しているリターン命令であ
るという情報でスタックメモリからリターンアドレスを
ポップする。連想記憶部３がヒットする場合リターン命
令によるペナルティは発生しない。このため、連想記憶
部３には前記のようにリターン命令であるかどうかを示
すリターンビットを１ビット付加しており、リターン命
令で連想記憶部３を更新する時に、該リターンビットが
セットされる。

【００２６】次に、本発明の第１の実施例におけるデー
タ処理装置の分岐命令実行時の動作について詳細に説明
する。図４および図５は、本発明の第１の実施例におけ
るデータ処理装置の分岐命令実行時の動作に関するフロ
ーチャート図である。これらの図と図１〜図３のブロッ
ク図とを用いてその動作をステップごとに詳細に説明す
る。

【００２７】ステップ４０１ このステップは、命令フェッチを開始するための最初の
動作である。ＰＣ部２は生成した命令フェッチアドレス
を命令フェッチアドレスバス１０を介してメインメモリ
１および連想記憶部３へ送る。

【００２８】ステップ４０２ 連想記憶部３は命令フェッチアドレスバス１０を通して
送られた命令フェッチアドレスをラッチ３０３にラッチ
し、直ちにそのアドレスで連想記憶３０１を探索する。 ヒット／ミスヒットの結果は制御信号２２を介して分岐
制御部７へ伝達される。もし連想記憶３０１がヒットす
ると分岐命令であったことが判明するが、ミスヒットし
た場合にはこの段階で分岐命令であるかどうかは判定で
きない。

【００２９】ステップ４０３ 連想記憶部３がヒットした場合、連想記憶３０１の対応
エントリから第１分岐先命令アドレスバス１１に分岐先
命令アドレスが読み出されると同時にリターン信号３１
１が読み出される。このときリターン信号３１１がセッ
トされていればリターン命令であることが判明する。リ
ターン信号３１１は、コントロール部３０６へ送られ、
さらに制御信号２２として分岐制御部７へ伝達される。 ステップ４０２とステップ４０３とは、連想記憶部３に
おける１サイクル内の一連の動作として実現される。

【００３０】ステップ４０４ このステップは、連想記憶部３がリターン命令でヒット
した場合の処理である。この場合、分岐制御部７はスタ
ックメモリ４からポップした分岐先アドレスを次サイク
ルの命令フェッチアドレスとしてＰＣ部２が出力するよ
うに制御する。ＰＣ部２は制御信号２０の情報により、
スタックメモリ４のトップに格納されているリターンア
ドレスを第２分岐先命令アドレスバス１２を通してｔａ
ｒｇｅｔＰＣ２０２にラッチし、さらにｔａｒｇｅｔＰ
Ｃ２０２の内容を出力すべくマルチプレクサ２０４をセ
レクトする。こうして命令フェッチアドレスバス１０に
次サイクルの命令フェッチアドレスとしてリターンアド
レスが送られる。これら一連の制御は、制御信号２０の
指令を受けたコントロール部２０７からの制御信号２１
１および２１２で行う。さらにスタックメモリ４は、分
岐制御部７からの制御信号２３の指令でスタックのトッ
プを１つデクリメントする。

【００３１】ステップ４０５ 連想記憶部３が条件分岐命令またはコール命令でヒット
した場合には、ステップ４０３からステップ４０５に進
む。ステップ４０５では、分岐制御部７は連想記憶部３
が出力した分岐先命令アドレスを次サイクルの命令フェ
ッチアドレスとしてＰＣ部２が出力するように制御する
。ＰＣ部２は制御信号２０の情報により、連想記憶部３
が出力した分岐先命令アドレスを第１分岐先命令アドレ
スバス１１からｔａｒｇｅｔＰＣ２０２にラッチし、さ
らにｔａｒｇｅｔＰＣ２０２の内容を出力すべくマルチ
プレクサ２０４をセレクトする。こうして命令フェッチ
アドレスバス１０に次サイクルの命令フェッチアドレス
として分岐先命令アドレスが送られる。これら一連の制
御は、制御信号２０の指令を受けたコントロール部２０
７からの制御信号２１１および２１２で行う。ここで注
意すべきは、条件分岐命令、コール命令のいずれの場合
でも、このステップが実行されることである。ただし、
条件分岐命令の場合には、前述したように分岐するもの
として分岐予測の制御を行っているのである。

【００３２】ステップ４０６ これは、分岐命令実行における２サイクル目の処理であ
る。メインメモリ１は命令バス１５を介して命令解読部
６へ命令を送出するが、ステップ４０６においてはこの
命令は条件分岐命令かコール命令かのいずれかである。 命令解読部６は命令を解読し、その解読結果を制御信号
２４および制御信号２６として送る。制御信号２４は分
岐命令の種類を表わし、制御信号２６は実行部８に対す
る制御を表わす。分岐制御部７は制御信号２４の情報か
ら、前サイクルで連想記憶部３がヒットした命令が条件
分岐命令であるかどうかを知ることができる。

【００３３】ステップ４０７ 連想記憶部３でヒットした命令がコール命令であった場
合には、ステップ４０７に進む。このとき分岐制御部７
は、リターンアドレスをスタックメモリ４へプッシュす
ると同時に、リターンアドレスを実行部８内に存在する
特定のレジスタに格納すべく制御する。つまり、分岐制
御部７は、ＰＣ部２に制御信号２０を与えてリターンア
ドレスバス１３にリターンアドレスを送出させ、制御信
号２３を通じて該リターンアドレスをスタックメモリ４
にプッシュして格納すると同時に、制御信号２５を通し
て該リターンアドレスを実行部８内の特定のレジスタに
格納する。

【００３４】ステップ４０８ 連想記憶部８でヒットした命令が条件分岐命令であった
場合には、ステップ４０８に進む。

【００３５】分岐制御部７は、もし分岐が成立するか不
成立であるかが判明していない場合には、通常状態から
分岐予測制御状態へ移行する。しかも、連想記憶部３が
ヒットしたことに基づいて、分岐するものとして先行的
に分岐予測制御をする。まず分岐制御部７は、分岐予測
制御中に次の分岐命令の処理に移ることを禁止するため
に、制御信号２１を介して連想記憶部３をロックする。 さらに分岐制御部７はＰＣ部２に対し、分岐先命令アド
レスから続く命令列をフェッチできるようにマルチプレ
クサ２０４のｔａｒｇｅｔＰＣ２０２側をセレクトして
命令フェッチアドレスを先行的に生成させ、予測命令フ
ェッチを実行させる。そして、実行部８から分岐判定結
果が出るのを待つ。

【００３６】一方、この段階で分岐の成立／不成立が既
に判明している場合には、連想記憶部３のロックおよび
予測命令フェッチの動作を内容とする分岐予測制御状態
に入らずにステップ４０９へ移行する。

【００３７】ステップ４０９ 分岐制御部７は、実行部８から制御信号２７を通して分
岐判定結果を受け取った時にはじめて分岐の成立／不成
立を知る。

【００３８】まず、分岐制御部７がステップ４０８で一
旦分岐予測制御状態に入った後に分岐判定結果が出るの
を待ってステップ４０９に移行した場合について説明す
る。この場合には分岐制御部７は、制御信号２１を介し
て連想記憶部３のロック状態を解除し、分岐予測制御状
態から通常状態に戻す。もし分岐が成立していた場合に
は、分岐するとして進めた分岐予測制御の前提が満たさ
れる（分岐予測成功）ので、ステップ４１０以降の処理
は実行されず、分岐制御部７は制御信号２０を介してＰ
Ｃ部２にＰＣ２０１を分岐先命令アドレスに更新するよ
う制御して分岐予測どおりの処理を続行する。分岐不成
立の場合、すなわち分岐するとして進めた分岐予測制御
の前提が満たされない場合（分岐予測不成功）は、ステ
ップ４１０以降の処理を実行する。

【００３９】次に、分岐制御部７がステップ４０８で分
岐予測制御状態に入らなかった場合について説明する。 分岐成立の場合は、分岐制御部７は制御信号２０を介し
てＰＣ部２にＰＣ２０１を分岐先命令アドレスに更新す
るよう制御して処理を続行する。分岐不成立の場合は、
ステップ４１０以降の処理を実行する。

【００４０】ステップ４１０ このステップに進んだ場合は、分岐しないほうの命令列
から改めて命令フェッチをやり直す。このために、分岐
制御部７は制御信号２０を介して、分岐しないほうの命
令アドレスを次サイクルの命令フェッチアドレスとして
送るようにＰＣ部２のマルチプレクサ２０４をＰＣ２０
１側に切り替える。これにより、ＰＣ部２はＰＣ２０１
に保持していた分岐しない場合の命令アドレスを命令フ
ェッチアドレスバス１０へ送る。

【００４１】ステップ４１１ このステップでは、先行的にフェッチし、かつ実行して
いた命令の処理を無効化する。分岐制御部７は制御信号
２５を介して命令解読部６および実行部８に対して先行
的に実行していた命令を無効化するよう制御する。この
情報により命令解読部６は解読した命令を無効化し、実
行部８は条件分岐命令以降に実行した命令を無効化する
。

【００４２】ステップ４１２ このステップでは、連想記憶部３でヒットしたにもかか
わらず分岐不成立になった条件分岐命令に対応するエン
トリを連想記憶部３から削除する。分岐制御部７は、制
御信号２１を介して連想記憶部３でヒットした分岐命令
のエントリを連想記憶３０１から削除するように制御す
る。連想記憶部３は、コントロール部３０６の制御信号
３１２を通じて、ラッチ３０３に保持している分岐命令
アドレスでヒットしたエントリを削除する。なお、ステ
ップ４１０からステップ４１２までは同一サイクル内で
並行して処理される。

【００４３】ステップ５０１ これは、分岐命令の実行における２サイクル目の処理で
ある。命令解読部６は命令を解読し、解読結果を制御信
号２４および制御信号２６として送る。分岐制御部７は
分岐命令であるかどうかを制御信号２４から知ることが
できる。分岐命令でない場合は、ステップ５０２以降の
処理を実行しない。

【００４４】ステップ５０２ 前サイクルで連想記憶部３がミスヒットした命令が分岐
命令であった場合には、ステップ５０２に進む。ステッ
プ５０２ではステップ４０６と同様に、分岐制御部７が
制御信号２４の情報を通じて条件分岐命令かどうかを判
断する。

【００４５】ステップ５０３ 連想記憶部３でミスヒットした命令がコール命令または
リターン命令であった場合には、ステップ５０２からス
テップ５０３に進む。ステップ５０２と同様、分岐制御
部７は制御信号２４の情報を通じて命令の種類を判断す
る。

【００４６】ステップ５０４ 連想記憶部３でミスヒットした命令がリターン命令であ
った場合は、ステップ５０３からステップ５０４に進ん
でスタックメモリ４からリターンアドレスを得る。具体
的な制御はステップ４０４の場合と同様である。

【００４７】ステップ５０５ 連想記憶部３でミスヒットした命令がコール命令であっ
た場合は、ステップ５０３からステップ５０５に進む。 このときの分岐先命令アドレスはアドレス生成部５が生
成する。まず、命令解読部６が分岐命令中に指定された
変位を即値データバス１６に送出し、アドレス生成部５
が命令アドレスバス１４に送られた分岐命令自身の命令
アドレス（ＰＣ）と前記変位との和をとることで、分岐
先命令アドレスを生成する。生成された分岐先命令アド
レスは第３分岐先命令アドレスバス１８を介してＰＣ部
２および連想記憶部３へ送られる。ＰＣ部２は送られた
分岐先命令アドレスを次の命令フェッチアドレスとする
。また、連想記憶部３は、分岐制御部７からの制御信号
２１を通じて、この分岐先命令アドレスをラッチ３０４
にラッチし、後述のステップ５０７の動作に備える。

【００４８】ステップ５０６ スタックメモリ４内および実行部８内の特定のレジスタ
にリターンアドレスを格納する。具体的な制御はステッ
プ４０７の場合と同様である。

【００４９】ステップ５０７ 連想記憶部３でミスヒットした命令がコール命令であっ
た場合にはステップ５０６からステップ５０７に進み、
連想記憶部３でミスヒットした命令がリターン命令であ
った場合にはステップ５０４からステップ５０７に進む
。ステップ５０７では連想記憶部３にミスヒットした分
岐命令（コール命令またはリターン命令）の命令アドレ
スに関するエントリを追加更新する。その命令がコール
命令であった場合には、連想記憶３０１の分岐先命令ア
ドレスを更新するとともにリターンビットをリセットす
る。リターン命令であった場合にはリターンビットのみ
セットする。つまり、コール命令であった場合には、分
岐制御部７は連想記憶部３に対し、ステップ５０５でラ
ッチしておいた分岐先命令アドレスを連想記憶３０１の
対応するエントリに格納するよう制御する。リターン命
令の場合には、分岐制御部７は連想記憶部３に対し、連
想記憶３０１の対応するエントリのリターンビットをセ
ットするように制御する。いずれも分岐制御部７からの
制御信号２１によって制御される。

【００５０】ステップ５０８ 連想記憶部８でミスヒットした命令が条件分岐命令であ
った場合には、ステップ５０８に進む。

【００５１】分岐制御部７は、もし分岐が成立するか不
成立であるかが判明していない場合には、通常状態から
分岐予測制御状態へ移行する。しかも、連想記憶部３が
ミスヒットしたことに基づいて、分岐しないものとして
先行的に分岐予測制御をする。まず、分岐制御部７は、
分岐予測制御中に次の分岐命令の処理に移ることを禁止
するために、制御信号２１を介して連想記憶部３をロッ
クする。さらに分岐制御部７はＰＣ部２に対し、分岐命
令アドレスから続く命令列をフェッチできるようにマル
チプレクサ２０４のＰＣ２０１側をセレクトして命令フ
ェッチアドレスを先行的に生成させ、予測命令フェッチ
を実行させる。また、同時に後の処理に備えて、ステッ
プ５０５の場合と同様に分岐先命令アドレスを生成し、
該分岐先命令アドレスをＰＣ部２および連想記憶部３に
ラッチさせておく。

【００５２】一方、この段階で分岐の成立／不成立が既
に判明している場合には、連想記憶部３のロックおよび
予測命令フェッチの動作を内容とする分岐予測制御状態
に入らずにステップ５０９へ移行する。

【００５３】ステップ５０９ 分岐制御部７は、実行部８から制御信号２７を通して分
岐判定結果を受け取った時にはじめて分岐の成立／不成
立を知る。

【００５４】まず、分岐制御部７がステップ５０８で一
旦分岐予測制御状態に入った後に分岐判定結果が出るの
を待ってステップ５０９に移行した場合について説明す
る。分岐制御部７が制御信号２１を介して連想記憶部３
のロック状態を解除し、分岐予測制御状態から通常状態
に戻すのは、ステップ４０９の場合と同様である。分岐
不成立の場合は、分岐しないとして進めた分岐予測制御
の前提が満たされる（分岐予測成功）ので、ステップ５
１０以降の処理は実行されず、分岐予測どおりの処理を
続行する。分岐成立の場合、すなわち分岐しないとして
進めた分岐予測制御の前提が満たされない場合（分岐予
測不成功）は、ステップ５１０以降の処理を実行する。

【００５５】次に、分岐制御部７がステップ５０８で分
岐予測制御状態に入らなかった場合について説明する。 分岐不成立の場合は、そのまま処理を続行する。分岐成
立の場合は、ステップ５１０以降の処理を実行する。

【００５６】ステップ５１０ このステップに進んだ場合は、分岐するほうの命令列か
ら改めて命令フェッチをやり直す。このために、分岐制
御部７は制御信号２０を介して、分岐するほうの命令ア
ドレスを次サイクルの命令フェッチアドレスとして送る
ようにＰＣ部２のマルチプレクサ２０４をｔａｅｇｅｔ
ＰＣ２０２側に切り替える。これにより、ＰＣ部２はｔ
ａｒｇｅｔＰＣ２０２に保持していた分岐する場合の命
令アドレスを命令フェッチアドレスバス１０へ送る。

【００５７】ステップ５１１ このステップでは、先行的にフェッチし、かつ実行して
いた命令の処理を無効化する。具体的な制御はステップ
４０１の場合と同様であるため、詳細な説明は省略する
。

【００５８】ステップ５１２ このステップでは、連想記憶部３でミスヒットした条件
分岐命令を連想記憶部３に追加する。連想記憶部３は、
連想記憶３０１の分岐先命令アドレスを更新するととも
にリターンビットをリセットする。分岐制御部７は制御
信号２１を通して連想記憶部３に対し、ステップ５０８
でラッチしておいた分岐先命令アドレスを連想記憶３０
１の対応するエントリに格納するよう制御する。なお、
ステップ５１０からステップ５１２までは同一サイクル
内で並行して処理される。

【００５９】以上、図４および図５に示すステップごと
に本発明の第１の実施例におけるデータ処理装置の分岐
命令実行時の動作を説明した。さらに、図６〜図１３に
各々そのタイミングチャート図（Ａ）と命令列の例（Ｂ
）とを示す。図６〜図１３に関する説明は、図４および
図５に示される動作シーケンスとの対応のみにとどめ、
詳細な説明は省略する。

【００６０】図６は、コール命令で連想記憶部３がヒッ
トした場合を示す。図４における ステップ４０１→４０２→４０３→４０５→４０６→４
０７ のシーケンスに対応する。

【００６１】図７は、条件分岐命令で連想記憶部３がヒ
ットし、かつ分岐が成立した場合（予測成功）を示す。 図４における ステップ４０１→４０２→４０３→４０５→４０６→４
０８→４０９ のシーケンスに対応する。

【００６２】図８は、条件分岐命令で連想記憶部３がヒ
ットし、かつ分岐不成立になった場合（予測不成功）を
示す。図４における ステップ４０１→４０２→４０３→４０５→４０６→４
０８→４０９→４１０→４１１→４１２のシーケンスに
対応する。

【００６３】図９は、リターン命令で連想記憶部３がヒ
ットした場合を示す。図４における ステップ４０１→４０２→４０４ のシーケンスに対応する。

【００６４】図１０は、コール命令で連想記憶部３がミ
スヒットした場合を示す。図４および図５におけるステ
ップ４０１→４０２→５０１→５０２→５０３→５０５
→５０６→５０７ のシーケンスに対応する。図６と図１０との比較から、
連想記憶部３がコール命令でヒットすればミスヒットの
場合に比べて命令実行時間が２サイクル短くなることが
わかる。

【００６５】図１１は、条件分岐命令で連想記憶部３が
ミスヒットし、かつ分岐不成立になった場合（予測成功
）を示す。図４および図５における ステップ４０１→４０２→５０１→５０２→５０８→５
０９ のシーケンスに対応する。

【００６６】図１２は、条件分岐命令で連想記憶部３が
ミスヒットし、かつ分岐が成立した場合（予測不成功）
を示す。図４および図５における ステップ４０１→４０２→５０１→５０２→５０８→５
０９→５１０→５１１→５１２ のシーケンスに対応する。図７、図８、図１１および図
１２の比較から、条件分岐命令の分岐予測が成功すれば
予測不成功の場合に比べてプログラムの実行が大幅に高
速化されることがわかる。

【００６７】図１３は、リターン命令で連想記憶部３が
ミスヒットした場合を示す。図４および図５におけるス
テップ４０１→４０２→５０１→５０２→５０３→５０
４ のシーケンスに対応する。図９と図１３との比較から、
連想記憶部３がリターン命令でヒットすればミスヒット
の場合に比べて命令実行時間が１サイクル短くなること
がわかる。

【００６８】以上説明してきたように、本発明の第１の
実施例によれば、連想記憶部３がリターン命令でヒット
し条件分岐命令の分岐予測が成功する限り、従来に比べ
て分岐命令の処理が大幅に高速化されるのである。

【００６９】次に、本発明の第２の実施例におけるデー
タ処理装置について説明する。第１の実施例との相違の
第１の点は、このデータ処理装置が処理すべき命令セッ
トアーキテクチャにある。以下、第２の実施例における
命令セットアーキテクチャについて説明する。

【００７０】この命令セットアーキテクチャはレジスタ
ウインドウと呼ばれる複数組のレジスタセットを備え、
サブルーチンのコール／リターン時にレジスタウインド
ウを切り替えることによって、コール／リターン時に発
生するレジスタ上のデータのメモリスタックへの退避／
復帰が不要になっている。これにより高速なサブルーチ
ンの切り替えが可能となる。簡単にサブルーチンのコー
ル／リターン時の動作を説明する。

【００７１】（１）　サブルーチンのコール時まず、コ
ール命令は、そのルーチンが使用しているレジスタウイ
ンドウ上の特定のレジスタにリターンアドレスを退避す
る。次に、呼ばれた側のルーチンがレジスタウインドウ
切替命令の実行によりレジスタウインドウを１つ切り替
えて、後者のルーチンが使用するレジスタウインドウを
新たに確保する。

【００７２】（２）　サブルーチンからのリターン時ま
ず、呼ばれた側のルーチンでレジスタウインドウ切替命
令の実行によりレジスタウインドウを１つもとに戻して
、呼んだ側のルーチンが使用するレジスタウインドウへ
と切り替える。次に、リターン命令を発行し、呼んだ側
のルーチンで退避していたリターンアドレスを用いてコ
ール命令の次の命令に分岐する。

【００７３】以上のように本命令セットアーキテクチャ
では、各レジスタウインドウ上の特定のレジスタに１つ
ずつリターンアドレスを退避しておき、サブルーチンか
らのリターン時に該リターンアドレスを用いて分岐する
。その他の分岐命令については、アドレッシングモード
も含めて、第１の実施例における命令セットアーキテク
チャと同様とする。

【００７４】図１４に本発明の第２の実施例におけるデ
ータ処理装置のブロック図を示す。第１の実施例との違
いのみを説明し、詳細な説明は省略する。同図において
、１４０１は、実装するレジスタウインドウの数だけリ
ターンアドレスを専用に保持するためのレジスタの集合
からなるリターンアドレスウインドウである。１４１０
は、分岐制御部７からリターンアドレスウインドウ１４
０１に送る制御信号、１４１１は、実行部８から分岐制
御部７に送る制御信号であって、使用しているレジスタ
ウインドウを指示する。

【００７５】以上のように構成された本発明の第２の実
施例におけるデータ処理装置の動作について、以下説明
する。分岐予測制御等の分岐処理の方式については第１
の実施例と全く同様であるため、説明を繰り返さない。 第１の実施例との違いは、第１の実施例におけるステッ
プ４０４、４０７、５０４および５０６のプッシュ／ポ
ップ動作部分のみである。前述したように本データ処理
装置の命令セットアーキテクチャでは、コール命令時に
リターンアドレスが、そのルーチンが使用しているレジ
スタウインドウ上の特定のレジスタに退避される。本デ
ータ処理装置はリターンアドレスウインドウ１４０１を
備えており、コール命令時に該リターンアドレスウイン
ドウ１４０１にリターンアドレスバス１３を通じてリタ
ーンアドレスが送られる。リターンアドレスウインドウ
１４０１は送られてきたリターンアドレスを制御信号１
４１０の制御のもとに、使用しているレジスタウインド
ウに対応するレジスタへ格納する。また、リターン命令
時には、リターンアドレスウインドウ１４０１からリタ
ーンアドレスを読み出し、ＰＣ部２が分岐先アドレスを
生成する。このため制御信号１４１０として、使用して
いるレジスタウインドウを示す情報と書き込み／読み出
しのタイミングを示す情報とが送られる。第１の実施例
ではスタックメモリ４にリターンアドレスをプッシュ／
ポップしていたが、第２の実施例ではリターンアドレス
ウインドウ１４０１についてリターンアドレスの書き込
み／読み出しをする点が異なる。

【００７６】なお、本発明の第２の実施例では実行部８
内に実装するレジスタウインドウとは別にリターンアド
レスウインドウ１４０１を設けたが、これはレジスタ読
み出しのサイクルよりも前のサイクルでリターンアドレ
スを読み出せるようにするためである。しかしながら、
リターンアドレスを退避しているレジスタだけ２ポート
化してリターンアドレスを常に読み出せるようにしても
良い。

【００７７】

【発明の効果】以上説明してきたように、請求項１の発
明によれば、分岐命令のアドレスに加えて該分岐命令が
リターン命令であるか否かを示す情報を連想記憶部に記
憶しておくとともにサブルーチンコールの度に変化する
サブルーチンからのリターンアドレスをプッシュダウン
スタックに順次格納することによって、連想記憶部に記
憶されたリターン命令であるか否かを示す情報を手掛り
としてプッシュダウンスタックからリターンアドレスを
先行的に得る構成を採用したので、リターン命令がレジ
スタ相対アドレッシングモードであっても該命令の分岐
先情報を高速に取り出すことができ、リターン命令の実
行にかかるオーバーヘッドが軽減されて命令実行の高速
化が図られる。しかも、リターンアドレス格納用のプッ
シュダウンスタックを新設するとともにリターン命令で
あるか否かを示す情報の記憶用に従来の連想記憶部を最
低１ビット拡張するだけで良く、分岐実行制御のための
ハードウェアを小さくすることができる。

【００７８】請求項２の発明によれば、サブルーチンの
コール時およびリターン時に切り替えられる複数のレジ
スタウインドウを備える構成を採用し、しかも分岐命令
のアドレスに加えて該分岐命令がリターン命令であるか
否かを示す情報を連想記憶部に記憶しておくとともにコ
ール命令の実行の際にサブルーチンからのリターンアド
レスを各々使用中のレジスタウインドウに対応付けてレ
ジスタウインドウ毎に記憶手段中に記憶しておくことに
よって、連想記憶部に記憶されたリターン命令であるか
否かを示す情報を手掛りとして記憶手段からリターンア
ドレスを先行的に得る構成を採用したので、リターン命
令がレジスタ相対アドレッシングモードであっても該命
令の分岐先情報を高速に取り出すことができ、リターン
命令の実行にかかるオーバーヘッドが軽減されて命令実
行の高速化が図られる。しかも、複数のレジスタウイン
ドウに各々対応付けられたリターンアドレス格納用の記
憶手段を新設するとともにリターン命令であるか否かを
示す情報の記憶用に従来の連想記憶部を最低１ビット拡
張するだけで良く、分岐実行制御のためのハードウェア
を小さくすることができる。

【００７９】請求項３の発明によれば、条件分岐命令の
うち分岐が成立したもののみのアドレスと該条件分岐命
令によって指定される分岐先の命令のアドレスとを対に
して連想記憶部に記憶しておき、実行のために取り出し
た条件分岐命令のアドレスが連想記憶部に記憶された条
件分岐命令のアドレスのいずれかと一致した場合すなわ
ち実行のために取り出した条件分岐命令の分岐が直前に
成立していた場合に該取り出した条件分岐命令について
今回も分岐が成立するものとして分岐予測制御を実行す
る構成を採用したので、従来とは違って連想記憶部に条
件分岐命令の分岐の履歴情報を保持することなしに分岐
予測制御を効率的に行うことができ、分岐予測制御のた
めのハードウェアを小さくすることができる。

【００８０】最後に請求項４の発明によれば、条件分岐
命令のうち分岐が成立したもののみのアドレスと該条件
分岐命令によって指定される分岐先の命令のアドレスと
を対にして連想記憶部に記憶しておき、実行のために取
り出した条件分岐命令のアドレスが連想記憶部に記憶さ
れた条件分岐命令のアドレスのいずれかと一致した場合
すなわち実行のために取り出した条件分岐命令の分岐が
直前に成立していた場合に該取り出した条件分岐命令に
ついて今回も分岐が成立するものとして分岐予測制御を
実行する構成を採用するだけでなく、連想記憶部に記憶
された条件分岐命令のアドレス中に実行のために取り出
した条件分岐命令のアドレスと一致するものがない場合
すなわち実行のために取り出した条件分岐命令の分岐が
直前に不成立になっていた場合は、該取り出した条件分
岐命令について今回も分岐が成立しないものとして分岐
予測制御を実行する構成を採用したので、請求項３の発
明に比べて条件分岐命令の処理がさらに高速化される。 しかも、従来とは違って分岐の履歴情報を保持するハー
ドウェアを有しないので分岐予測制御のためのハードウ
ェアを小さくすることができる。

【図面の簡単な説明】

【図１】　　本発明の第１の実施例であるデータ処理装
置のブロック図である。

【図２】　　図１中のＰＣ部の内部構成を示すブロック
図である。

【図３】　　図１中の連想記憶部の内部構成を示すブロ
ック図である。

【図４】　　図１のデータ処理装置の分岐命令実行時の
動作を示すフローチャート図である。

【図５】　　図４に続く動作を示すフローチャート図で
ある。

【図６】　　（Ａ）は図１のデータ処理装置の分岐命令
実行時の動作を示すタイミングチャート図、（Ｂ）は命
令列の例を示す説明図であって、コール命令で連想記憶
部がヒットした場合に関するものである。

【図７】条件分岐命令で連想記憶部がヒットし、かつ分
岐が成立した場合（予測成功）に関する図６と同様の図
である。

【図８】条件分岐命令で連想記憶部がヒットし、かつ分
岐不成立になった場合（予測不成功）に関する図６と同
様の図である。

【図９】リターン命令で連想記憶部がヒットした場合に
関する図６と同様の図である。

【図１０】コール命令で連想記憶部がミスヒットした場
合に関する図６と同様の図である。

【図１１】条件分岐命令で連想記憶部がミスヒットし、
かつ分岐不成立になった場合（予測成功）に関する図６
と同様の図である。

【図１２】条件分岐命令で連想記憶部がミスヒットし、
かつ分岐が成立した場合（予測不成功）に関する図６と
同様の図である。

【図１３】リターン命令で連想記憶部がミスヒットした
場合に関する図６と同様の図である。

【図１４】　　本発明の第２の実施例であるデータ処理
装置のブロック図である。

【符号の説明】

２…ＰＣ部 ３…連想記憶部 ４…スタックメモリ（プッシュダウンスタック）６…命
令解読部 ７…分岐制御部（分岐実行制御手段、分岐予測制御手段
） ８…実行部 １０…命令フェッチアドレスバス １１…第１分岐先命令アドレスバス １２…第２分岐先命令アドレスバス １４０１…リターンアドレスウインドウ（記憶手段）１
４１１…使用中のレジスタウインドウを指示する制御信
号

Claims (4)

【特許請求の範囲】
1. 【請求項１】　　分岐命令を含む命令列を取り出して解
   読し、この解読結果に従って各命令の実行を行うデータ
   処理装置であって、分岐命令のアドレスと該分岐命令が
   リターン命令であるか否かを示す情報とを対にして記憶
   するための連想記憶部と、コール命令の実行の際にサブ
   ルーチンからのリターンアドレスが格納されるプッシュ
   ダウンスタックと、取り出した命令のアドレスが前記連
   想記憶部に記憶された分岐命令のアドレスのいずれかと
   一致し、かつ該分岐命令がリターン命令であることを示
   す情報が該連想記憶部に記憶されているときに、前記プ
   ッシュダウンスタックからリターンアドレスをポップア
   ップし、該リターンアドレスで指示される分岐先の命令
   列を先行的に取り出すように制御する分岐実行制御手段
   とを備えたことを特徴とするデータ処理装置。
2. 【請求項２】　　分岐命令を含む命令列を取り出して解
   読し、この解読結果に従って各命令の実行を行うデータ
   処理装置であって、サブルーチンのコール時およびリタ
   ーン時に切り替えられる複数のレジスタウインドウと、
   分岐命令のアドレスと該分岐命令がリターン命令である
   か否かを示す情報とを対にして記憶するための連想記憶
   部と、コール命令の実行の際にサブルーチンからのリタ
   ーンアドレスを各々使用中のレジスタウインドウに対応
   付けてレジスタウインドウ毎に記憶するための記憶手段
   と、取り出した命令のアドレスが前記連想記憶部に記憶
   された分岐命令のアドレスのいずれかと一致し、かつ該
   分岐命令がリターン命令であることを示す情報が該連想
   記憶部に記憶されているときに、分岐先ルーチンで使用
   されるレジスタウインドウに対応付けられたリターンア
   ドレスを前記記憶手段から読み出し、該リターンアドレ
   スで指示される分岐先の命令列を先行的に取り出すよう
   に制御する分岐実行制御手段とを備えたことを特徴とす
   るデータ処理装置。
3. 【請求項３】　　分岐命令を含む命令列を取り出して解
   読し、この解読結果に従って各命令の実行を行うデータ
   処理装置であって、条件分岐命令のうち分岐が成立した
   もののみのアドレスと該条件分岐命令によって指定され
   る分岐先の命令のアドレスとを対にして記憶するための
   連想記憶部と、取り出した命令を解読するための命令解
   読部と、前記取り出した命令のアドレスが前記連想記憶
   部に記憶された条件分岐命令のアドレスのいずれかと一
   致し、かつ前記命令解読部により前記取り出した命令が
   条件分岐命令であると解読され、しかも該取り出した命
   令の分岐が成立するか否かが判明していないことを条件
   として、前記連想記憶部から読み出した前記取り出した
   命令に対応する分岐先の命令のアドレスで指示される分
   岐先の命令列を先行的に取り出すように分岐予測制御を
   行う分岐予測制御手段とを備えたことを特徴とするデー
   タ処理装置。
4. 【請求項４】　　前記分岐予測制御手段が、前記連想記
   憶部に記憶された条件分岐命令のアドレス中に前記取り
   出した命令のアドレスと一致するものがなく、かつ前記
   命令解読部により前記取り出した命令が条件分岐命令で
   あると解読され、しかも該取り出した命令の分岐が成立
   するか否かが判明していないことを条件として、前記取
   り出した命令のアドレスに続くアドレスの命令列を先行
   的に取り出すように分岐予測制御を行うことを特徴とす
   る請求項３記載のデータ処理装置。