JPH04347750A - 並列キャッシュメモリの制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の情報処理装置が
主記憶を共有するマルチプロセッサ・システムにおける
並列キャッシュの制御方式に関する。

【０００２】近年、半導体技術や実装技術の進歩によっ
てプロセッサは小さく高機能になっており、複数のマイ
クロプロセッサとメモリをバス結合したシステムがコス
トパフォーマンスの高さから注目されている。現在単一
のプロセッサの処理量はほぼ限界にまで達しており、よ
り高速に処理を実行するために、処理を細かい単位に分
割し複数のプロセッサで並列に処理することが望まれて
いる。このような並列処理においては、分割された処理
の間でのデータの受け渡しは欠かせないものであり、シ
ステム性能を向上させるためには、共有するデータを効
率よくするプロセッサ間で送受することが重要である。

【０００３】

【従来の技術】このような、マルチプロセッサシステム
の構成図の一例を図３に示す。共有メモリ型マルチプロ
セッサシステムでは、各プロセッサが持つキャッシュメ
モリと主記憶メモリの一貫性を保つことが問題となる。 キャッシュメモリと主記憶との一貫性を保つための方法
の１つとしてライトバック方式が用いられる。これは、
キャッシュメモリへの書き込みを行う際、キャッシュメ
モリのみ変更を行い、主記憶への書き戻しは、キャッシ
ュブロックの置き換えを行う際に一括して行う方法であ
る。

【０００４】キャッシュメモリは主記憶のコピーであり
、あるアドレスの内容が変更された時にすべてのコピー
が同じであることを保証するなんらかの機構が必要であ
る。また、全体のシステム性能を上げるためにはバス・
トラフィックを最小にする必要があり、一般に並列キャ
ッシュを実現する手法として、バスのトランザクション
を監視するスヌープ・キャッシュ手法がある。

【０００５】スヌープ・キャッシュ手法は、複数のプロ
セッサが主記憶を共有するシステムにおいて、キャッシ
ュがミスヒットしたときに、他のプロセッサが該当する
キャッシュブロックを保持している場合に、主記憶から
ではなく、他のプロセッサからキャッシュブロックを転
送してもらったり、書き込みを行った際に、同一のキャ
ッシュブロックを他のプロセッサが保持していればそれ
を無効化したりする手法である。無効化するのは、各プ
ロセッサのキャッシュメモリに同一内容を記憶している
場合、その１つを書き換えた場合、同一性が失なわれる
ので他のメモリの該当する内容を無効化し、同一化の原
則を貫くためである。

【０００６】一般にスヌープ・キャッシュ方式において
は、キャッシュブロックの状態としてキャッシュブロッ
クが無効なことを示すＩｎＶａｉｄ状態やキャッシュブ
ロックへの書き込みが行なわれたことを示すＤｉｒｔｙ
　状態の他に、他のプロセッサが同じキャッシュブロッ
クのコピーを持つことを示すＳｈａｒｅｄ状態を有する
。さらに、バス・トラフィックを小さくするために他の
プロセッサがコピーを持たないことを示すＯｗｎｅｄ　
状態を持つこともある。

【０００７】

【発明が解決しようとする課題】従来の手法では、同一
キャッシュブロックに対して異なるプロセッサが同時期
にアクセスを行い、特に書き込みを実行するプロセッサ
がある場合には、共有バスの負荷が著しく増大していた
。例えば、キャッシュブロックの大きさを６４バイト、
書き込みと読み出しを１バイトづつ別々のプロセッサが
実行するとし、同一のキャッシュブロックに対して１つ
のプロセッサがブロックの先頭から書き込みを行い、別
のプロセッサが先頭から読み出しを交互に行うような最
悪な状態では、ブロックの無効化および６４バイトのブ
ロック転送を６４回も行う必要がある。このため、共有
バスの負荷が非常に重くなり、システム性能を大幅に低
下させる原因となる。

【０００８】本発明は、上述の問題点に鑑みてなされた
もので、同一キャッシュブロックへのアクセスが同時期
に行なわれた際のバスの負荷を低減する並列キャッシュ
メモリの制御方式を提供することを目的とする。

【０００９】

【課題を解決するための手段】上記目的を達成するため
、それぞれキャッシュメモリを有する複数のプロセッサ
が主記憶を共有し、ライトバック方式により主記憶を更
新する並列キャッシュメモリの制御方式において、ある
キャッシュメモリに書き込みを行う際、所定の書き込み
位置まで書き込み後、他のキャッシュメモリに転送する
ようにしたものである。

【００１０】また、あるキャッシュメモリへ書き込み中
は他のキャッシュメモリへの転送を保留する書込および
保留命令を設け、所定位置まで書き込んだことを検出後
、前記書込みおよび保留命を解放するようにしたもので
ある。

【００１１】また、あるキャッシュメモリへ書き込む連
続領域をあらかじめ指定し、その連続領域への書き込み
終了後、他のキャッシュメモリへ転送するようにしたも
のである。

【００１２】

【作用】あるキャッシュメモリに書き込みを行う際、所
定の位置まで書き込み後、他のキャッシュメモリに転送
することによりまとまって転送できるので、バスの負荷
が軽減される。

【００１３】その際、所定の位置までの書き込み中は他
のキャッシュメモリへの転送を保留する命令を設け、そ
の位置まで書き込んだことを検出後、この転送の保留を
解放するようにして、バスの負荷を軽減する。

【００１４】また、あるキャッシュメモリへ書き込む連
続領域を予め指定しておきその連続領域への書き込み終
了後、他のキャッシュメモリへ転送するようにしてバス
の負荷を軽減する。

【００１５】以下、本発明の実施例を図面を参照して説
明する。図１は本発明の第１実施例の構成を示すブロッ
ク図である。本図は主記憶を共有するプロセッサの１つ
を示し、各プロセッサはそれぞれキャッシュメモリを有
する。全体構成は図３と同じである。１はＣＰＵであり
、２はアドレスの一部を記憶するタグ、３はこのタグが
表わす位置のキャッシュメモリの内容の状態を表わすス
テータス、４はアドレスバス、５はタグ３が表わすアド
レスの一部とＣＵＰ１から指定されたアドレスやアドレ
スバス４を介して他のプロセッサから入力されたアドレ
スの一部とを比較して、一致しないときはキャッシュ・
ミスであると判定する比較器である。

【００１６】タグ２，ステータス３、比較器５は２重に
設けられている。キャッシュのタグ２とステータス３は
、現在プロセッサがキャッシュブロックを保持している
かどうかの情報を記録するために用いる。並列キャッシ
ュでは一般にタグとステータスを記録するためにｄｕａ
ｌ　ｐｏｒｔ　（読み出しを２つの口から行える）ＲＡ
Ｍで構成する。従ってメモリアクセス処理中のプロセッ
サが自分のキャッシュを調べるための比較器と他のプロ
セッサからの要求に答えるか判定するために比較器５は
２重系にしている。

【００１７】６はブロック解散判定回路で、ＣＰＵ１か
らのＷｒｉｔｅ　＆Ｈｏｌｄ信号（書き込みを行った後
に該当キャッシュブロックを保持する命令）と書き込み
を行うアドレスおよびステータス３の表わす書き込みを
行うキャッシュブロックの状態から該当するキャッシュ
ブロックを他のプロセッサに転送するか否かを判定する
。

【００１８】７は他プロセッサの要求判定回路で、他の
プロセッサがミスヒットしたときに出す要求を、アドレ
スバス４を監視して把握し、他のプロセッサの要求に応
ずるか否かを判定する。つまり、プロセッサがメモリの
アクセスを行ってキャッシュがミスヒットした時には、
アドレスバスにミスヒットしたアドレスを乗せ、制御線
に要求信号を出すので、他のプロセッサはこの要求信号
とアドレスバスを監視しており、もし該当するキャッシ
ュブロックを保持していれば、その要求に答えてキャッ
シュブロックの転送を行う。なお、あるプロセッサがあ
るアドレスに対して該当するキャッシュブロックを保持
しているかどうかの判定条件としては、キャッシュのタ
グ２にアドレス登録されており、かつステータス３がＩ
ｎＶａｌｉｄ　（無効）でないことが必要である。また
、他のプロセッサの要求に応じるか否かの判定は、単一
プロセッサにおいてキャッシュのヒット／ミスヒットの
判定と同一の方法で行う。

【００１９】８はキャッシュブロック送出制御回路で、
他のプロセッサからの要求に答えてキャッシュブロック
の転送を制御すると共に、キャッシュブロックの転送を
行った後次に示すようにステータス３の変更を行う。 Ｄｉｒｔｙ　状態→Ｓｈａｒｅｄ状態（他プロセッサが
ｒｅａｄ）Ｄｉｒｔｙ　状態→Ｉｎｖａｌｉｄ　状態（
他プロセッサがｗｒｉｔｅ　）Ｓｈａｒｅｄ状態→Ｉｎ
ｖａｌｉｄ　状態（他プロセッサがｗｒｉｔｅ　）

【０
０２０】次に動作について説明する。まずステータス３
の表わすキャッシュブロックの状態を次のように定める
。 ＩｎＶａｌｉｄ　　　　　無効（ミスヒットと同じ扱い
）Ｏｗｎｅｄ　　　　　　　所有（自分だけが持ってい
る）Ｓｈａｒｅｄ　　　　　　共有（他のプロセッサも
同じものを持っている） Ｄｉｒｔｙ　　　　　　　書き込みが行なわれた（自分
だけがもっている） Ｈｏｌｄ　　　　　　　　所有および保持（書き込みが
あり自分だけが持っている） Ｒｅｑｕｅｓｔ　　　　　要求（他のプロセッサからの
転送の要求であとで転送する） ＩｎＶａｌｉｄ　からＤｉｒｔｙ　まではスヌープキャ
ッシュで一般に使用されているが、ＨｏｌｄとＲｅｑｕ
ｅｓｔ　は本実施例で設けたものである。

【００２１】キャッシュブロックの状態はＷｒｉｔｅ　
＆Ｈｏｌｄ命令によって従来のＷｒｉｔｅ　操作と殆ん
ど同じ動作を行う。従来、状態をＤｉｒｔｙ　にしてい
たところをＨｏｌｄ状態にするところが異なる。Ｈｏｌ
ｄ状態は自分のプロセッサから見た場合はＤｉｒｔｙ　
状態と全く同様に扱われる。つまりこのときは自分のプ
ロセッサなら書き込みを行うことができる。

【００２２】他のプロセッサからキャッシュブロックの
要求がきた場合は、ブロックの状態がＨｏｌｄ状態また
はＲｅｑｕｅｓｔ　状態であれば、他のプロセッサへの
キャッシュブロック転送を行なわず、キャッシュブロッ
クの状態をＲｅｑｕｅｓｔ　状態に遷移する。Ｒｅｑｕ
ｅｓｔ　状態とはＷｒｉｔｅ　＆Ｈｏｌｄ命令等により
Ｈｏｌｄ状態になったキャッシュブロックに他のプロセ
ッサから要求がきたとき、いつかはそのキャッシュブロ
ックを要求元のプロセッサに転送しなければならない状
態をいう。キャッシュブロックの解放を行った際にブロ
ックの転送を行うか否かを判断するためにＨｏｌｄ状態
とＲｅｑｕｅｓｔ状態の２つの状態を設け、Ｈｏｌｄ状
態であれば転送する必要なく、Ｒｅｑｕｅｓｔ　状態で
あれば転送を行う。

【００２３】Ｗｒｉｔｅ　＆Ｈｏｌｄ命令がキャッシュ
ブロックの最後のアドレスに対して書き込みを行ったこ
とをブロック解放判定回路６が検出し、このとき、Ｒｅ
ｑｕｅｓｔ　状態であればキャッシュブロックの転送を
行いＳｈａｒｅｄ状態に遷移し、Ｈｏｌｄ状態であれば
、Ｄｉｒｔｙ　状態に遷移する。Ｄｉｒｔｙ　状態に遷
移するのは、Ｈｏｌｄ状態では他のプロセッサがそのキ
ャッシュブロックにアクセスすることができないので他
のプロセッサの読み書きを可能にするために通常のＤｉ
ｒｔｙ　状態にする必要があるからである。

【００２４】あるプロセッサが書き込みを行う時に、自
分のキャッシュメモリがミスヒットして他のプロセッサ
がそのキャッシュブロックを保持している場合、そのキ
ャッシュブロックを転送してもらった後、書き換え等を
行う場合、他のプロセッサが持っている同一内容のキャ
ッシュブロックを無効化する必要がある。並列キャッシ
ュ・システムではこのキャッシュブロック要求と無効化
を同時に行うが、キャッシュの状態としてＲｅｑｕｅｓ
ｔ　＆ＩｎＶａｌｉｄ　状態を１つ増やし、この場合に
キャッシュブロックの解放を行い他のプロセッサがアク
セス可能とする時にＲｅｑｕｅｓｔ　＆ＩｎＶａｌｉｄ
　状態から、ＩｎＶａｌｉｄ　状態に遷移させればよい
。また、上記の場合、キャッシュブロックの解放は、連
続領域におけるキャッシュブロックの境界への書き込み
によって行なわれるが、解放する手段としてＣＰＵ１に
解放命令を用意してもよい。

【００２５】次に第２実施例を図２を用いて説明する。 本実施例は、第１実施例に対し連続書き込み領域のアド
レスの設定をするレジスタ９と、この設定したアドレス
とＣＰＵ１が書き込みを行うアドレスの上位何ビットか
が一致するかを比較して検出する比較器１０を設けたも
のである。このようにすることにより、ＣＰＵ１がＷｒ
ｉｔｅ　＆Ｈｏｌｄ命令を持つ代わりに、Ｗｒｉｔｅ　
命令のアドレスを、レジスタ９に設定したアドレスと比
較することでＷｒｉｔｅ　＆Ｈｏｌｄ命令を持つ場合と
同様にキャッシュのステータスを制御する。

【００２６】以上により、連続した領域に書き込みを行
う場合には、Ｈｏｌｄ状態を設定し、その状態にあるキ
ャッシュブロックを他のプロセッサが要求してもそれに
応じて転送を行なわず、ブロックの境界に書き込んだと
きＨｏｌｄ状態を解除する。つまりブロック全体を更新
するまで転送を行なわず、更新後一括して転送するので
共有バスの負荷を低減することができる。

【００２７】

【発明の効果】以上の説明から明らかなように、本発明
によれば共有データを複数のプロセッサで同時にアクセ
スした場合次の効果を有する。■　　連続領域に書き込
みを行っているプロセッサのキャッシュブロックは、他
のプロセッサによって横取りされないため、転送回数が
大幅に削減でき、処理を高速化できる。■　　転送回数
が削減されるため、バスのトラフィックが減少しシステ
ム性能が向上する。■　　連続的なデータを供給、消費
するような処理において、これを供給と消費する処理に
プロセッサで分割することで、パイプライン的な処理の
実現が容易となる。

【図面の簡単な説明】

【図１】本発明の第１実施例の構成を示すブロック図で
ある。

【図２】本発明の第２実施例の構成を示すブロック図で
ある。

【図３】マルチプロセッサシステムの構成図である。

【符号の説明】

１　　ＣＰＵ ２　　タグ ３　　ステータス ４　　アドレスバス ５，１０　　比較器 ６　　ブロック解放判定回路 ７　　他プロセッサの要求判定回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　それぞれキャッシュメモリを有する複
   数のプロセッサが主記憶を共有し、ライトバック方式に
   より主記憶を更新する並列キャッシュメモリの制御方式
   において、あるキャッシュメモリに書き込みを行う際、
   所定の書き込み位置まで書き込み後、他のキャッシュメ
   モリに転送するようにしたことを特徴とする並列キャッ
   シュメモリの制御方式。
2. 【請求項２】　　あるキャッシュメモリへ書き込み中は
   他のキャッシュメモリへの転送を保留する書込および保
   留命令を設け、所定位置まで書き込んだことを検出後、
   前記書込みおよび保留命を解放するようにしたことを特
   徴とする請求項１記載の並列キャッシュメモリの制御方
   式。
3. 【請求項３】　　あるキャッシュメモリへ書き込む連続
   領域をあらかじめ指定し、その連続領域への書き込み終
   了後、他のキャッシュメモリへ転送するようにしたこと
   を特徴とする請求項１記載の並列キャッシュメモリの制
   御方式。