JPH04343146A - 半導体集積回路及びそのテスト方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は割込み制御機能を有する
半導体集積回路装置、ことにそれをテストするための技
術に関し、例えば、シングルチップマイクロコンピュー
タに利用して有効な技術に関するものである。

【０００２】

【従来の技術】シングルチップマイクロコンピュータは
、昭和５９年１１月３０日オーム社発行の『ＬＳＩハン
ドブック』Ｐ５４０およびＰ５４１に記載されるように
、中央処理装置（ＣＰＵ）を中心にしてプログラム保持
用のＲＯＭ（リードオンリメモリ）、データ保持用のＲ
ＡＭ（ランダムアクセスメモリ）、およびデータの入出
力を行うための入出力回路、例えば、タイマ、シリアル
コミュニケーションインタフェース（ＳＣＩ）、デュア
ルポートＲＡＭ（ＤＰＲＡＭ）、Ａ／Ｄ変換器などの機
能ブロックが１つの半導体基板上に形成されて成る。

【０００３】斯るシングルチップマイクロコンピュータ
は、ＣＰＵの処理とは独立の外部要因または内蔵の機能
ブロックの所定動作が発生したときに、ＣＰＵの処理を
一時中断して、前記外部要因または機能ブロックの動作
に対応した処理を行なわせるための所謂割込み制御機能
を持っている。このような割込み制御機能は割込み制御
回路によって行なわれる。特に制限はされないものの、
割込み制御回路は、ＣＰＵに割込みが発生していること
を示す割込み処理要求信号と、いずれの割込みが要求さ
れているかを示す割込み番号を与えている。これらの割
込み制御機能と割込み制御回路は、株式会社日立製作所
平成元年６月発行の『Ｈ８／３３０　　ＨＤ６４７３３
０８　　ＨＤ６４３３３０８　　ハードウェアマニュア
ル』などにより公知であるので詳細な説明は省略する。 内蔵の機能ブロックによる割込みとしては、例えば、タ
イマのカウンタがオーバフローした場合、タイマのタイ
マカウンタと比較レジスタの設定値が一致した（コンペ
アマッチ）場合、ＳＣＩによる通信が終了した場合、Ｄ
ＰＲＡＭを利用した通信が終了した場合などがある。ま
た、割込み制御機能には、複数の外部要因または機能ブ
ロックの動作が発生した場合にいずれを優先させるかを
調停し、ＣＰＵに割込み処理要求信号と割込み番号を与
える機能も含まれる。

【０００４】斯るシングルチップマイクロコンピュータ
のテスティングを行うときは、すべての割込みを発生さ
せてＣＰＵに割込み処理を行なわせる必要がある。特に
制限はされないものの、タイマのカウンタや比較レジス
タはＣＰＵによってリード／ライト可能であるので、テ
スト時にはテストプログラムを介してカウンタ並びに比
較レジスタに所望の値をライトすることにより，タイマ
カウンタと比較レジスタの内容を一致させたりして、割
込みを要求することができる。一方、ＳＣＩによる通信
速度はＣＰＵの処理速度と比較して速いため、テストの
ために疑似的に割込み要因を発生させるのは難しく、こ
のため、テスト設計が複雑になり、また、実際のテスト
時間が長くなって、テスティング効率が低下してしまう
。さらに、複数の割込みの調停機能のテストを行なうた
めには、割込みの競合を多くの組合せにつき発生させな
ければならず、これによっても、テスト設計は複雑にな
り、また、テスト時間も長くなってしまう。

【０００５】また、複数の応用に利用できる高機能のシ
ングルチップコンピュータに対し、特定応用向けに適し
た製造費用の低いシングルチップマイクロコンピュータ
を短期間に開発する必要のある場合、高機能のシングル
チップマイクロコンピュータの１部の機能を削除したも
のを開発することが考えられる。例えば、高機能シング
ルチップマイクロコンピュータに内蔵されるタイマの一
部若しくは全部を１チャネルとし、且つ外部割込み要因
を減らし、６４ピンパッケージに納めた特定用途向けロ
ーコストシングルチップマイクロコンピュータを開発す
る場合、特定の機能ブロックや外部割込み要因を削除す
れば、割込み制御機能も変更になるが、開発期間を短縮
するためには、割込み制御回路の論理機能は変更せず、
削除した機能ブロックの割込み要求信号を常に要求のな
い状態に固定しておくことが得策であると、本発明者は
考えた。しかしながら、このようにすると、削除した機
能ブロックの割込み要求信号を変化させることができな
い。すなわち、削除した機能ブロックなどに対応する割
込み信号の入力信号線はチップ内部でプルダウンされた
りする。このため、高機能シングルチップマイクロコン
ピュータと回路構成が同じ割込み制御回路において、特
定用途向けローコストシングルチップマイクロコンピュ
ータでは使用しない部分が故障しているような場合に、
使用しない故障部分が使用する回路部分の動作に影響し
ないことについては充分にテストすることができないこ
とを本発明者は見い出した。この点を改善しようとすれ
ば、テストのための構成を再設計しなければならず、開
発期間の短縮が充分に達成できず、さらに、テスト用構
成の再設計は開発費用の増加となり、製造費用の削減効
果を小さくしてしまう。

【０００６】

【発明が解決しようとする課題】そこで本発明者は図７
に示される割込み制御ブロックを検討した。この割込み
制御ブロックは、割込み制御回路１０と、ＣＰＵ２によ
ってリード／ライトできるテスト用レジスタ１１Ａと論
理和回路１３Ａで構成されている。例えば外部割込み要
因及び内蔵機能ブロックからの割込み要因は全部で１９
本あり、これに応じてテスト用レジスタ１１Ａは１９ビ
ットで構成され、このレジスタ１１Ａの出力と割込み要
求信号の論理和を割込み制御回路１０に与えるている。 このため、機能ブロックの割込みを最低１回発生させ、
ＣＰＵ２の割込み処理（例えば割り込みの種別に応じた
ベクタアドレスの発生）をテストした後、割込み制御回
路１０による前記調停機能などの割込み制御機能のテス
トでは、上記レジスタ１１Ａに所望のデータを書き込む
ことによって、機能ブロックの動作に依存せずにそのテ
ストを行なうことができる。前記の機能ブロックの割込
みを発生させることは、機能ブロック自体のテストと同
時に行なうことができ、テスト効率を低下させることは
ない。また、削除されることが考えられる機能ブロック
の割込み要因を使用する割込み制御機能のテストは、前
記機能ブロックを使用せず、上記レジスタに所望のデー
タを書き込むことによって行なえばよく、高機能シング
ルチップマイクロコンピュータと特定用途向けローコス
トシングルチップマイクロコンピュータとの割込み制御
機能のテストを共通化することができる。

【０００７】しかしながら、図７に示される回路では割
込み要因の数に応じてその論理規模並びに物理的規模が
増大し、テストだけにしか利用されない回路によってチ
ップ面積並びに製造費用が増大してしまう。

【０００８】本発明の目的は、割込み制御機能などのテ
ストのための論理規模の増加を最小限としつつ、テスト
設計の効率を向上させることができる、割込み制御回路
やこれを含むマイクロコンピュータのような半導体集積
回路、並びにそのテスト方法を提供することにある。更
に本発明の別の目的は、１つのシングルチップマイクロ
コンピュータから機能ブロックを削除または追加した別
のシングルチップマイクロコンピュータの開発時に、新
たなテスト設計を不要とした半導体集積回路を提供する
ことにある。

【０００９】本発明の前記ならびにそのほかの目的と新
規な特徴は、本明細書の記述および添付図面から明らか
になるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１１】すなわち、外部又は内部から伝達される割
込み信号のような複数の信号を受け、それら信号の状態
に応じて競合する要求を調停してその結果を出力可能な
割込み制御回路のような制御回路を備え、前記伝達され
る信号の一部を代替して前記制御回路に出力する代替手
段を設けて、シングルチップマイクロコンピュータや割
込みコントローラのような半導体集積回路を構成する。 ここで、前記代替すべき一部の信号は、例えば、割込み
を発生することが困難な割込み要因、あるいは、削除す
るまたは追加することがある割込み要因に対応した信号
であり、このとき代替手段としては夫々の信号に１対１
対応する記憶ビットを有するテスト用レジスタとするこ
とができる。前記制御回路のテストなどにおいて、この
テスト用レジスタに所望の情報を書き込むことにより、
割込みが発生したと同様の割込み制御動作を制御回路に
させることができる。

【００１２】シングルチップマイクロコンピュータなど
に含まれる前記代替手段に対する情報書き込みを任意に
可能にするには、ＣＰＵが接続する内部バスに前記代替
手段を接続する。

【００１３】前記制御手段の出力は直接内蔵ＣＰＵに処
理させてテストすることも可能であるが、ＣＰＵの動作
に委ねることなく制御手段の出力を処理可能にするには
、前記制御手段の出力を保持して、これを内部バスに出
力する結合手段を更に設ける。

【００１４】内蔵ＣＰＵを動作させずに前記制御手段の
テストを行う場合を考慮すると、テストモードなど所定
の動作モードの設定に基づいて、前記内部バスを前記Ｃ
ＰＵから切り放し、且つ、外部から内部回路をアクセス
可能にする手段を設けるとよい。

【００１５】前記半導体集積回路ことにその制御回路を
テストするときは、半導体集積回路に前記所定の動作モ
ードを設定したあと、外部から内部バスにアクセス情報
を与えることによって前記代替手段にデータを書き込む
ステップと、代替手段に書き込まれたデータに基づいて
前記制御回路を動作させるステップと、さらに必要に応
じて、前記制御手段が出力する情報を結合手段に保持さ
せるステップと、その結合が保持する情報を内部バスを
介して外部に読出すステップとを、含めてテストを行え
ばよい。

【００１６】

【作用】上記した手段によれば、半導体集積回路の前記
制御回路における例えば割込み制御機能のテスト時に、
割込みを発生することが困難な割込み要因についての調
停機能などの割込み制御機能のテストにテスト用レジス
タを利用して、同レジスタに所望の情報を書き込むこと
により、ＳＣＩなどの機能ブロックの動作に依存せずに
当該テストが可能にされる。このことは、テスト設計の
効率向上を実現する。また、削除又は追加することがあ
る割込み要因についての割込み制御機能のテストにもテ
スト用レジスタを利用して同様のテストが可能にされ、
このことは、内蔵機能ブロックの削除又は追加時に、テ
スト設計を共通化して再設計を不要とするように作用す
る。前記テスト用レジスタを上記のような一部の信号に
限定して設ることは、テストだけに利用される回路の論
理規模の増加を最小限とするものである。

【００１７】

【実施例】図２には本発明の一実施例に係るシングルチ
ップコンピュータが示される。

【００１８】上記シングルチップマイクロコンピュータ
１００は、割込み制御ブロック１、ＣＰＵ２、ＣＰＵ２
の動作プログラムなどを保有するＲＯＭ３、ＣＰＵ２の
作業領域若しくはデータの一時記憶領域とされるＲＡＭ
４、タイマＡ５、タイマＢ６、ＳＣＩ７、Ａ／Ｄ変換器
８、および、入出力ポート９などの機能ブロックを含み
、それらは、内部バスＢＵＳによって相互に接続され、
例えば公知の半導体集積回路製造技術によってシリコン
基板のような１個の半導体基板に形成されて成る。 内部バスＢＵＳは、特に制限はされないものの、内部ア
ドレスバス、内部データバス、内部コントロールバスな
どが含まれる。

【００１９】外部からの割込み要求や内蔵機能ブロック
からの割込み要求に応ずる割込み信号は割込み制御ブロ
ック１に与えられ、ここで優先順位などに従った調停制
御などを経て、所定の割込み番号と割込み要求がＣＰＵ
２に送られる。特に制限はされないものの、シングルチ
ップマイクロコンピュータ１００は８０ピンのパッケー
ジに納められている。タイマＡ５は、それぞれ１６ビッ
トのタイマカウンタと比較レジスタ、インプットキャプ
チャレジスタを持っている。インプットキャプチャレジ
スタは、入出力ポート９に含まれる、図示はされないイ
ンプットキャプチャ端子に所定の信号が入力された場合
に、タイマカウンタの内容を保持するものである。この
タイマＡ５の割込み要因には、タイマカウンタの内容が
Ｈ’ＦＦＦＦからＨ’００００になった時に発生するオ
ーバフロー割込み、タイマカウンタと比較レジスタの内
容が一致した時に発生するコンペアマッチ割込み、イン
プットキャプチャ端子に所定の信号が入力された時に発
生するインプットキャプチャ割込みがあり、夫々の割込
み要因毎に割込み信号Ｉ５１，Ｉ５２，Ｉ５３が割り当
てられる。タイマＢ６は、同一の機能のタイマを２チャ
ネル（タイマＢ６１，タイマＢ６２）を有し、それぞれ
８ビットのタイマカウンタと比較レジスタを１組持って
いる。このタイマＢ６の割込み要因には、タイマＡ５同
様に、オーバフロー割込み、コンペアマッチ割込みが２
本ずつあり、夫々の割込み要因毎に割込み信号Ｉ６１１
，Ｉ６１２，Ｉ６２１，Ｉ６２２が割り当てられる。 ＳＣＩ７には、送信終了割込み、受信完了割込み、受信
エラー割込みがあり、夫々の割込み要因毎に割込み信号
Ｉ７１，Ｉ７２，Ｉ７３が割り当てられる。Ａ／Ｄ変換
器８には、変換終了割込みがあり、割込み信号Ｉ８１が
割り当てられる。また、入出力ポート９に含まれる図示
しない外部割込み端子８本からの外部割込み信号Ｉ９１
〜Ｉ９８がある。これらの割込み要因の合計は１９であ
り各割込み要因に応ずる割込み信号は割込み制御ブロッ
ク１に与えられ、割込み制御ブロック１は、調停制御等
を経て所定の要因に応じた割込み番号を５ビットのデー
タＩＤＡＴＡとしてＣＰＵ２に出力すると共に、割込み
処理要求信号ＩＲをＣＰＵ２に出力する。

【００２０】シングルチップマイクロコンピュータ１０
０は、特に制限はされないものの、図示はされないモー
ド端子、リセット端子、スタンバイ端子からの入力信号
によって指定されるテストモード、リセット状態、スタ
ンバイ状態などを有する。スタンバイ状態では、各機能
ブロックの動作と内部の基準クロックを停止して消費電
力を低くする。前記モード端子に与えられるモード信号
は、特に制限されないが、第１モード信号ＭＯＤＥ１と
第２モード信号ＭＯＤＥ２の２種類とされ、第１モード
信号ＭＯＤＥ１はそのローレベル／ハイレベルにより、
シングルチップマイクロコンピュータ１００にユーザモ
ード／テストモードを設定する。第２モード信号ＭＯＤ
Ｅ２は第１モード信号ＭＯＤＥ１によってテストモード
が設定されているときにそのローレベル／ハイレベルに
より、シングルチップマイクロコンピュータ１００に第
１テストモード／第２テストモードを設定する。第１テ
ストモードは外部のテストプログラムによってＣＰＵ２
を動作可能なテストモードである、第２テストモードは
ＣＰＵ２を内部バスＢＵＳから切り離し、内蔵周辺回路
を外部から直接アクセス可能にするテストモードである
。斯る動作モードを設定するための同モード設定回路は
便宜上９で示されるブロック内に含まれるように９Ａと
して図示してある。ＣＰＵ２の内部バスＢＵＳからの切
り離しはゲート手段を用いた物理的な切り離しはもとよ
り、ホールトなどの制御信号による動作停止などの手段
を介した機能的な切り離しであってもよい。また、外部
から内蔵機能モジュールをアクセス可能にするときは、
アドレス信号、リード信号、ライト信号は外部から入力
可能にされる。これらの詳細については特開昭６２−２
４９２６４号を参照されたい。

【００２１】図１には割込み制御ブロック１の第一例が
示される。

【００２２】割込み制御ブロック１は、割込み制御回路
１０と、ＣＰＵ２によってリード／ライトできるテスト
用レジスタ１１と論理和回路１３で構成されている。こ
こで前記テスト用レジスタ１１と論理和回路１３は、外
部割込み要因及び内蔵機能ブロックからの割込み要因の
全てに対応して設けられておらず、特定のシングルチッ
プマイクロコンピュータに対して追加或いは削除される
可能性のある内蔵機能ブロックの割込み要求並びにテス
ト時に比較的簡単に疑似的な割込み要求を発生させ難い
割込み要求などに対応される。例えば、シングルチップ
マイクロコンピュータ１００を基準に考えた場合にそれ
とはとは別のマイクロコンピュータにおいて削除される
可能性のある外部割込み要因に対応する４ビット、同様
に削除される可能性のあるタイマＢ６２の割込み要因に
対応する２ビット、および、割込み要因の発生に時間の
かかるＳＣＩ７とＡ／Ｄ変換器８の割込み要因に対応す
る４ビットの１０ビットが割り当てられ、テスト用レジ
スタ１１の論理規模は図７の約半分とされる。同様に論
理和回路１３には上記１１の外部割込み要因・機能ブロ
ックの割込み要求が入力され、テスト用レジスタ１１の
出力との論理和を生成している。その他の外部割込み要
因並びに機能ブロックの割込み要求は直接割込み制御回
路１０に入力されている。これにより、テスト用レジス
タ１１及び論理和回路１３の論理的並びに物理的規模を
縮小している。論理的並びに物理的規模を縮小すること
で製造費用を削減できる。

【００２３】テスト用レジスタ１１は、前記の通り１０
ビットであるので、２バイトのアドレス（１６ビット）
を有し、特に制限はされないものの、余りの６ビットは
対応する論理回路が存在せず、ライトしても無効である
。

【００２４】図１の割込み制御ブロック１のテストは次
の通り行なうことができる。

【００２５】まず、タイマＢ６２、ＳＣＩ７、Ａ／Ｄ変
換器８、入出力ポート９をテストするために、それぞれ
の割込みを発生させる。この時ＣＰＵ２にそれぞれの割
込み処理例えば割込み要因に応ずるベクタアドレスを発
生させる。このベクタアドレスを検査することにより、
割込み要求信号がこれらの機能ブロックから割込み制御
回路１を介してＣＰＵ２に伝達されるか否かをテストで
きる。割込み制御回路１０による割込みの調停若しくは
優先順位判定のテスト時には、上記の機能ブロックの割
込みについてはテストレジスタ１１に所望の値をライト
することによって、割込み要因が存在するのと等価の状
態を簡単に実現できる。その他の割込みの内、外部要因
とインプットキャプチャ割込みは割込み端子とインプッ
トキャプチャ端子に所定の信号を与えて発生させ、コン
ペアマッチ割込みは、タイマカウンタと比較レジスタに
Ｈ’ＦＦＦＦまたはＨ’ＦＦをライトすればよく、オー
バフロー割込みは前記ライト後タイマが１回計数するの
を待てばよい。これらによって、任意の組合せの割込み
の競合を短時間に実現し、テストできる。このため、テ
スト設計を容易にし、テスト時間を短縮し、テスト効率
を向上することができる。テスト設計を容易にすること
で開発費用を削減できる。テスト時間を短縮することで
製造費用を削減できる。

【００２６】マイクロコンピュータ１００に対して、タ
イマＢ６２、ＳＣＩ７、Ａ／Ｄ変換器８の一部若しくは
全部、並びに入出力ポート９の一部を削除して特定用途
向けローコスト版といった別のマイクロコンピュータを
構成するとき、割込み制御機能は異なってくるが、開発
期間を短縮するために、割込み制御ブロック１をそのま
ま採用し、削除した機能ブロックの割込み要求信号を常
に要求のない状態に固定しておく。例えば、削除した機
能ブロックなどに対応する割込み信号の入力信号線をチ
ップ内部でプルダウンしておく。このとき、シングルチ
ップマイクロコンピュータ１００に対して削除された割
込み要求信号に関してはテスト用レジスタ１１の所定ビ
ットを書き換えることにより簡単に変化させることがで
きる。換言すれば、前記シングルチップマイクロコンピ
ュータ１００における割込み制御ブロックに対するのと
全く同じ手法で割込み制御ブロックのテストを行うこと
ができる。したがって、当該特定用途向けローコストシ
ングルチップマイクロコンピュータにおける割込み制御
ブロック１のテストは前記マイクロコンピュータ１００
のそれと同一とすることができ、新たなテスト設計を不
要にすることができる。

【００２７】更に、シングルチップマイクロコンピュー
タ１００に対して削除若しくは不使用とされた割込み信
号に応ずる論理和回路１３の入力信号線がチップ内部で
完全にプルダウンされていなかったりして、特定用途向
けローコストシングルチップマイクロコンピュータでは
使用しない部分が故障しているような場合にも、使用し
ない故障部分が使用する回路部分の動作に影響しないこ
とについては充分にテストすることができる。即ち、１
９種類の割込み要因によって発生し得る全ての競合状態
を、テスト用レジスタの書換を介して疑似的に発生させ
て、ローコストシングルチップマイクロコンピュータで
は実際に使用しない割込み要因を考慮して充分なテスト
を行うことができる。仮に不使用とされる割込み信号の
プルダウンが不完全になっている場合、レジスタ１１に
対する特定の書き込み状態と割込み要因に対する特定の
優先度設定状態において期待通りの割込み番号が発生さ
れないことを検出することができ、これによって、特定
用途向けローコストシングルチップマイクロコンピュー
タでは使用しない部分が故障しているような場合に、当
該使用しない故障部分が使用する回路部分の動作に影響
を与える虞のあるものを簡単に抽出することができる。

【００２８】図３には割込み制御ブロックの第２例が示
される。

【００２９】図３の割込み制御ブロック１では、前記テ
スト用レジスタ１１はライト専用とされ、さらに、割込
み番号リードレジスタ１２を有している。このテスト用
レジスタ１１と割込み番号リードレジスタ１２は同じア
ドレスに配置され、当該アドレスを指定したリード動作
ではレジスタ１２から割込み番号が読み出され、当該ア
ドレスを指定したライト動作ではテスト用レジスタ１１
に書き込みが行われる。割込み番号は５ビットであるの
で、割込み番号リードレジスタ１２の余りの１１ビット
をリードすると、所定の値、特に制限はされないものの
１がリードされるようになっている。。本実施例ではテ
スト用レジスタ１１と割込み番号リード用レジスタ１２
のアドレスが同一であるため、テスト用のリード／ライ
ト回路を共通化することができる。テスト用レジスタ１
１は自動的に内容が変化しないので、特にリードができ
なくても不都合はない。

【００３０】本実施例によれば、タイマＢ６２、ＳＣＩ
７、Ａ／Ｄ変換器８、入出力ポート９などのテスト時に
、ＣＰＵ２を動作させなくても、割込み信号がこれらの
機能ブロックから割込み制御回路１の出力端子まで伝達
するか否かをレジスタ１２の値を外部に読出すことによ
ってテストすることができる。割込み制御ブロック１の
出力端子からＣＰＵ２に割込み処理要求信号ＩＲと割込
み番号ＩＤＡＴＡが伝達されるか否かはＣＰＵ２を動作
させて、ＣＰＵ２が対応ベクタアドレスなどを発生する
か否かによってテストすればよいが、このとき、割込み
番号の全ビットの各ビットが１と０を取る２通りの場合
をテストすれば足りる。尚、割込み制御ブロック以外の
その他の機能ブロックのテストは、第２テストモードを
設定してＣＰＵ２を動作させず、外部から直接テストす
ればよく、テスト効率を向上することができる。また、
割込み制御ブロック１についても外部から直接テストす
ることができる。

【００３１】図４には図３の割込み制御ブロックをテス
トする一例フローチャートが示される。

【００３２】まず、シングルチップマイクロコンピュー
タ１００にリセット信号を与え、シングルチップマイク
ロコンピュータ１００の動作を初期化すると同時にモー
ド端子に所定の値を与えて、第１テストモードを指定す
る。かかる第１テストモードでは、前記の通り、テスト
用レジスタ１１及び割込み番号リードレジスタ１２をリ
ード／ライトが可能であり、ＣＰＵ２がいわゆる外部か
ら与えられる命令に基づいて動作する。ＣＰＵ２は、機
能ブロックまたはテスト用レジスタ１０に所望の値をラ
イトすることによって割込みを発生させ、ＣＰＵ２は発
生した割込みに対応する割込み番号を参照して割込み処
理を行なう（Ｓ１）。同様に、前記割込み番号と相補で
ある割込みを発生させ割込み処理を行なう（Ｓ２）。こ
れによって、割込み制御ブロック１とＣＰＵ２のインタ
フェース信号をテストすることができる。例えば、それ
ら割込み処理で発生されるベクタアドレスが割込み発生
要因に対応していれば、割込み制御回路１０からＣＰＵ
２に割込み処理要求ＩＲと割込み番号ＩＤＡＴＡが正常
に伝達されることを確認することができる。

【００３３】次に、シングルチップマイクロコンピュー
タ１００にリセット信号を与え、シングルチップマイク
ロコンピュータ１００の動作を初期化すると同時にモー
ド端子に所定の値を与えて、第２テストモードを指定す
る。かかる第２テストモードでは、前記の通り、テスト
用レジスタ１１及び割込み番号リードレジスタ１２をリ
ード／ライトが可能である他に、前記のようにＣＰＵ２
を動作させず、外部から直接アドレス、リード信号、ラ
イト信号を与えて、機能ブロック及び割込み制御ブロッ
ク１０をリード／ライト可能とするものである。

【００３４】その後、必要な機能ブロックに所望の値を
ライトして割込みを発生させると共に、テスト用レジス
タ１０に所望の値をライトして割り込みを発生させるこ
とで、所望の割込み競合状態の組合せを実現して、割込
み制御回路１０を動作させる。この時割込み処理要求信
号ＩＲが発生しても第２テストモードの性質上ＣＰＵ２
は動作を停止したままである。割込み制御回路１０の動
作結果は割込み番号リードレジスタ１２をリードするこ
とで確認することができる。同様に機能ブロックあるい
はテスト用レジスタ１０に所望の値をライトすることで
、別の割込み組合せを実現してテストを繰り返すことが
できる。これによって、割込み制御回路１０における調
停機能などのテストを行なうことができる。ＣＰＵ２に
割込み処理を行なわせる必要がなく、テスト効率を向上
することができる。機能ブロックにライトする他、割込
み端子またはインプットキャプチャ端子に所定の信号を
与えることによっても所定の割込み競合状態を発生させ
てテストを行う。

【００３５】図５にはテスト用レジスタ１１の具体的な
回路例が示される。

【００３６】図５には代表的に１ビット分を示す。テス
ト用レジスタ１１はラッチ回路１１１、オアゲート１１
２、アンドゲート１１３、アンドゲート１１４、デコー
ド回路１１５から構成されている。デコード回路１１５
には内部アドレスバスからアドレスが入力され、テスト
用レジスタ１１が選択されたことを検出する。ラッチ回
路１１１の入力クロック（アンドゲート１１３の出力）
は、テスト用レジスタ１１が選択され、ライト信号がイ
ネーブルレベルにされ、かつ、テストモードがハイレベ
ルの時にのみハイレベルとなり、内部データバスからデ
ータが入力される。ラッチ回路１１１の出力は、外部割
込み要因または機能ブロックの割込み要求信号とオアゲ
ート１３１で論理和を構成し、この論理和信号が割込み
制御回路１０に与えられる。ラッチ回路１１１は内部デ
ータバスから１をライトすると割込み要求のある状態、
０をライトすると割込み要求のない状態とされる。特に
制限はされないものの、オアゲート１１２によって、リ
セット状態とスタンバイ状態でラッチ回路１１１すなわ
ちテスト用レジスタ１１は０状態になる。テスト用レジ
スタ１１はテスト設計上は機能的にはスタンバイ状態で
保持値を固定する必要がないが、スタンバイ状態での消
費電流を測定する場合にテスト用レジスタ１１の状態を
考慮する必要がないように保持値を固定しておくことが
望ましいからである。

【００３７】図６には割込み番号リードレジスタ１２の
具体的な回路例が示される。

【００３８】図６には代表的に１ビット分を示す。割込
み番号リードレジスタ１２は、３ステートバッファ１２
１、アンドゲート１２２、アンドゲート１１４、デコー
ド回路１１５から構成されている。アンドゲート１１４
とデコード回路１１５は、テスト用レジスタ１１と割込
み番号リードレジスタ１２が同一アドレスであるため、
図５と共通である。３ステートバッファ１２１のクロッ
クは、テスト用レジスタ１１または割込み番号リードレ
ジスタ１２が選択され、リード信号がイネーブルレベル
にされ、且つ、テストモードがハイレベルの時にのみハ
イレベルとなり、割込み番号を内部データバスに出力可
能とされている。

【００３９】上記実施例によれば以下の作用効果を得る
ものである。

【００４０】（１）割込み制御機能のテスト時に、割込
みを発生することが困難な割込み要因についての調停機
能などの割込み制御機能のテストにテスト用レジスタ１
１を利用して、同レジスタ１１に所望の情報を書き込む
ことにより、ＳＣＩ７などの機能ブロックの動作に依存
せずに当該テストを行うことができる。これにより、テ
スト設計の効率向上を実現することができる。

【００４１】（２）削除又は追加することがある割込み
要因についての割込み制御機能のテストにもテスト用レ
ジスタ１１を利用して同様のテストを行うことができる
から、内蔵機能ブロックの削除又は追加時に、テスト設
計を共通化して再設計を不要とすることができる。した
がって、１つのシングルチップマイクロコンピュータか
ら機能ブロックを削除又は追加した別のシングルチップ
マイクロコンピュータの開発時に、割込み制御ブロック
１のテスト設計を不要とすることができる。

【００４２】（３）削除又は追加することがある割込み
要因に応じた一部の信号に限定して前記テスト用レジス
タ１１を設けたから、テストだけに利用される回路の論
理規模の増加を最小限とすることができる。

【００４３】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能である。

【００４４】例えば、内蔵される機能ブロックの数や種
類、内部バスの構成、あるいは、パッケージのピン数な
どについては何ら限定されない。また、テスト用レジス
タ１１は削除される機能ブロックに対応した割込み要求
について設けるものとしたが、追加される機能ブロック
についてあらかじめ、設けておくこともできる。割込み
番号の他、割込み処理要求信号ＩＲもリード可能として
もよい。割込み番号リードレジスタ１２はリード専用と
したが、ライトも可能とすれば、ＣＰＵ２がライトする
ことで任意の割込み処理を実行することができ、一層の
テスト効率向上に寄与することも可能になる。テスト用
レジスタ１１などの具体的構成は上記実施例に限定され
ず、その他種々変更可能である。たとえば、ラッチ回路
１１１は、フリップフロップ型ではなく、ループ型とす
ることもできる。また、実施例を相互に組合せて構成す
ることも可能である。

【００４５】以上の説明では主として本発明者等によっ
てなされた発明をその背景となった利用分野であるシン
グルチップマイクロコンピュータに適用した場合につい
て説明したが、それに限定されるものではなく、割込み
コントローラ専用チップなど、その他の半導体集積回路
にも適用可能であり、本発明は少なくとも複数の事象が
発生したときに調停を行なう機能を有する条件の半導体
集積回路に適用することができる。

【００４６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００４７】すなわち、割込みを発生することが困難な
割込み要因、あるいは、削除するまたは追加することが
ある割込み要因に対応した信号を代替するためのテスト
用レジスタのような代替手段を設け、その代替手段の信
号出力機能によって割込みが発生したと同様の割込み制
御動作などを制御回路で処理可能とするから、論理規模
の増加を最小限としつつ、テスト設計の効率向上を実現
することができるという効果がある。また、削除又は追
加することがある割込み要因についての割込み制御機能
のテストなどは代替手段を利用でき、機能ブロックを削
除又は追加時に、テスト設計を不要とすることができる
という効果がある。

【図面の簡単な説明】

【図１】図１は本発明の一実施例に係るシングルチップ
マイクロコンピュータにおける割込み制御ブロックのブ
ロック図である。

【図２】図２は本発明の一実施例に係るシングルチップ
マイクロコンピュータのブロック図である。

【図３】図３は割込み制御ブロックの別の例を示すブロ
ック図である。

【図４】図４は割り込み制御ブロックのテスト手順を示
すフローチャートである。

【図５】図５はテスト用レジスタの具体的な一例回路図
である。

【図６】図６は割り込み信号リードレジスタの具体的な
一例回路図である。

【図７】図７は本発明者が先に検討した割り込み制御ブ
ロックのブロック図である。

【符号の説明】

１　　割り込み制御ブロック ２　　ＣＰＵ ３　　ＲＯＭ ４　　ＲＡＭ ５　　タイマＡ ６　　タイマＢ ７　　ＳＣＩ ８　　Ａ／Ｄ変換器 ９　　入出力ポート １０　　割り込み制御回路 １１　　テスト用レジスタ １２　　割り込み番号リードレジスタ １３　　論理和回路 １００　　シングルチップマイクロコンピュータＩＲ　
　割込み処理容器有信号 ＩＤＡＴＡ　　割込み番号 Ｉ５１〜Ｉ５３　　割込み信号 Ｉ６１１，Ｉ６１２　　割込み信号 Ｉ６２１，Ｉ６２２　　割込み信号 Ｉ７１〜Ｉ７３　　割込み信号 Ｉ８１　　割込み信号 Ｉ９１〜Ｉ９８　　割込み信号

Claims (8)

【特許請求の範囲】
1. 【請求項１】　　外部又は内部から伝達される複数の信
   号を受け、それら信号の状態に応じて競合する要求を調
   停してその結果を出力可能な制御回路を備え、前記伝達
   される信号の一部を代替して前記制御回路に出力する代
   替手段を有して成る半導体集積回路。
2. 【請求項２】　　前記伝達される信号は割込み信号であ
   り、前記制御回路は、割込み信号の競合状態を調停して
   得られる割込み番号情報と割込み処理要求とを出力し、
   それら出力を受けるＣＰＵを同一半導体基板に含んで成
   る請求項１記載の半導体集積回路。
3. 【請求項３】　　前記ＣＰＵと前記代替手段を接続する
   内部バスを有し、前記代替手段は内部バスを介して書き
   込まれるデータを保持して出力するものである請求項２
   記載の半導体集積回路。
4. 【請求項４】　　前記制御手段の出力を保持して、これ
   を内部バスに出力する結合手段を更に設けて成る請求項
   ３記載の半導体集積回路。
5. 【請求項５】　　所定の動作モードにおいて、前記内部
   バスを前記ＣＰＵから切り放し、且つ、外部から内部バ
   スに情報を入力可能とする手段を有して成る請求項４記
   載の半導体集積回路。
6. 【請求項６】　　請求項３記載の半導体集積回路をテス
   トするに当たり、外部から内部バスにアクセス情報を与
   えることによって前記代替手段にデータを書き込むステ
   ップと、代替手段に書き込まれたデータに基づいて前記
   制御回路を動作させるステップとを含む半導体集積回路
   のテスト方法。
7. 【請求項７】　　請求項５記載の半導体集積回路をテス
   トするに当たり、半導体集積回路に前記所定の動作モー
   ドを設定するステップと、外部から内部バスにアクセス
   情報を与えることによって前記代替手段にデータを書き
   込むステップと、代替手段に書き込まれたデータに基づ
   いて前記制御回路を動作させるステップとを含む半導体
   集積回路のテスト方法。
8. 【請求項８】　　前記制御手段が出力する情報を結合手
   段に保持させるステップと、その結合が保持する情報を
   内部バスを介して外部に読出すステップとを、更に追加
   した請求項７記載の半導体集積回路のテスト方法。