JPH04336634A - Display device - Google Patents

Display device

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Publication number
JPH04336634A
JPH04336634A JP3107751A JP10775191A JPH04336634A JP H04336634 A JPH04336634 A JP H04336634A JP 3107751 A JP3107751 A JP 3107751A JP 10775191 A JP10775191 A JP 10775191A JP H04336634 A JPH04336634 A JP H04336634A
Authority
JP
Japan
Prior art keywords
processors
display
information
interface
external interface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3107751A
Other languages
Japanese (ja)
Inventor
Kazuhiro Yamamasu
山増　一浩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP3107751A priority Critical patent/JPH04336634A/en
Publication of JPH04336634A publication Critical patent/JPH04336634A/en
Pending legal-status Critical Current

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Abstract

PURPOSE:To attain the display of the fault of the other one of two processors. CONSTITUTION:The external interface control circuits 101-1 and 101-2 which are controlled by two processors respectively are provided together with a display memory 104 which are shared by both processors, and an inter-processing interface 103 which secures the connection between both processors. Each processor selects one of both external interfaces by the operation of an operator and displays the information given from the selected interface on a CRT. If the connection is impossible between both processors due to the trouble of one of both processors or external interface control circuits, the other one of both processors displays the due information on the CRT based on the information received via the interface 103.

Description

【発明の詳細な説明】[Detailed description of the invention]

【０００１】0001

【産業上の利用分野】本発明は、情報処理システムにて
使用される表示装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a display device used in an information processing system.

【０００２】0002

【従来の技術】従来のこの種の表示装置は、一つのプロ
セッサによって制御される一つの外部インタフェース制
御回路を有し、外部インタフェースからの情報を表示し
ている。2. Description of the Related Art A conventional display device of this type has one external interface control circuit controlled by one processor and displays information from the external interface.

【０００３】0003

【発明が解決しようとする課題】上述した従来の表示装
置では、プロセッサの故障又は外部インタフェースが故
障した場合に、外部インタフェースからの情報の表示は
もちろん、自身の障害状態も表示できず、オペレータが
即座に対応することが困難であるので、別にランプ表示
にて報告し、表示装置の回復後に障害状態を確認するか
、または表示処理を続行させ、障害状態を確認する為に
複数の表示装置を情報処理システムに接続しなければな
らないという問題点がある。[Problems to be Solved by the Invention] In the above-mentioned conventional display device, in the event of a processor failure or an external interface failure, it is not possible to display information from the external interface as well as its own failure status, and the operator cannot Since it is difficult to respond immediately, it is necessary to report the problem using a separate lamp display and check the failure status after the display device recovers, or to continue the display process and use multiple display devices to confirm the failure status. There is a problem in that it must be connected to an information processing system.

【０００４】0004

【課題を解決するための手段】本発明の表示装置は、２
つのプロセッサがそれぞれ制御する２つの外部インタフ
ェース制御回路と、前記各プロセッサが共有する表示用
メモリと、前記プロセッサ間を接続する処理部間インタ
フェースを有し、前記各プロセッサは、オペレータの操
作により２つの外部インタフェースのどちらか一方を選
択して、選択されたインタフェースからの情報を表示管
に表示し、また一方のプロセッサもしくは前記外部イン
タフェース制御回路が故障等の為処理が続行できない時
には、前記処理部間インタフェースを介しての通知に基
づき、他方のプロセッサが表示管にその情報を表示する
ことを特徴とする。[Means for Solving the Problems] The display device of the present invention has two
two external interface control circuits controlled by two processors, a display memory shared by each processor, and an inter-processing interface that connects the processors; Either one of the external interfaces is selected and the information from the selected interface is displayed on the display tube, and if one of the processors or the external interface control circuit cannot continue due to a failure etc., the information between the processing units is The other processor displays the information on the display tube based on the notification via the interface.

【０００５】[0005]

【実施例】次に、本発明について図面を参照して説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be explained with reference to the drawings.

【０００６】図１は本発明の実施例を示すブロック図で
ある。FIG. 1 is a block diagram showing an embodiment of the present invention.

【０００７】図において、処理部１０２−１は、外部イ
ンタフェース制御回路１０１−１を介して外部インタフ
ェース１００−１からの情報を処理し、表示用メモリ１
０４にデータを書き込むことにより表示部１０６に表示
する。In the figure, a processing section 102-1 processes information from an external interface 100-1 via an external interface control circuit 101-1, and stores information from a display memory 1.
By writing data to 04, it is displayed on the display unit 106.

【０００８】また、処理部１０２−２も処理部１０２−
１と同様に外部インタフェース制御回路１０１−２を介
して外部インタフェース１００−２からの情報を処理し
、表示用メモリ１０４にデータを書き込むことにより表
示部１０６に表示する。[0008] Furthermore, the processing unit 102-2 also has the processing unit 102-2.
1, the information from the external interface 100-2 is processed via the external interface control circuit 101-2, and the data is displayed on the display unit 106 by writing the data into the display memory 104.

【０００９】処理部１０２−１，１０２−２は、オペレ
ータからの指示又は外部インタフェース１０１−１，１
００−２からの指示により、どちらの処理部が表示用メ
モリ１０４を制御するか選択し、またそれぞれの処理部
は自身の故障等の為に処理が続行できない時は、処理部
間インタフェース１０３を介し、他方の処理部へ通知す
る。本通知を他方の処理部から受けた時には、表示用メ
モリ１０４に書き込む事により、他方の障害を表示部１
０６に表示することが可能である。[0009] The processing units 102-1 and 102-2 receive instructions from an operator or external interfaces 101-1 and 1.
Based on the instructions from 00-2, which processing section will control the display memory 104 is selected, and when each processing section cannot continue processing due to its own failure, etc., it uses the inter-processing section interface 103. and notifies the other processing unit. When this notification is received from the other processing unit, it is written to the display memory 104 to notify the display unit of the other failure.
It is possible to display on 06.

【００１０】0010

【発明の効果】以上説明したように本発明は、これまで
は２台の表示装置を接続していた情報処理システムにお
いては、操作により１台の表示装置を接続する事を可能
とし、また、他方のプロセッサの障害を表示管に表示す
ることにより、オペレータが障害を容易に確認でき、さ
らに、表示装置を制御する制御装置を二重化した場合に
、２つの外部インタフェース制御回路を有しているため
接続が容易である等の効果がある。[Effects of the Invention] As explained above, the present invention makes it possible to connect one display device by operation in an information processing system where two display devices have been connected up to now. By displaying the fault in the other processor on the display tube, the operator can easily confirm the fault.Furthermore, when the control device that controls the display device is duplicated, it has two external interface control circuits. It has advantages such as easy connection.

【図面の簡単な説明】[Brief explanation of drawings]

【図１】本発明の一実施例のブロック図である。FIG. 1 is a block diagram of one embodiment of the present invention.

【符号の説明】[Explanation of symbols]

１００−１，１００−２　　　　外部インタフェース１
０１−１，１０１−２　　　　外部インタフェース制御
回路 １０２−１，１０２−２　　　　処理部１０３　　　　
処理部間インタフェース１０４　　　　表示用メモリ １０５　　　　ＣＲＴ制御部 １０６　　　　表示部100-1, 100-2 External interface 1
01-1, 101-2 External interface control circuit 102-1, 102-2 Processing unit 103
Processing unit interface 104 Display memory 105 CRT control unit 106 Display unit

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】　　２つのプロセッサがそれぞれ制御する
２つの外部インタフェース制御回路と、前記各プロセッ
サが共有する表示用メモリと、前記プロセッサ間を接続
する処理部間インタフェースを有し、前記各プロセッサ
は、オペレータの操作により２つの外部インタフェース
のどちらか一方を選択して、選択されたインタフェース
からの情報を表示管に表示し、また一方のプロセッサも
しくは前記外部インタフェース制御回路が故障等の為処
理が続行できない時には、前記処理部間インタフェース
を介しての通知に基づき、他方のプロセッサが表示管に
その情報を表示することを特徴とする表示装置。1. Two external interface control circuits each controlled by two processors, a display memory shared by each processor, and an inter-processing unit interface connecting the processors, each processor comprising: One of the two external interfaces is selected by an operator's operation, information from the selected interface is displayed on the display tube, and processing cannot be continued due to a failure of one of the processors or the external interface control circuit. A display device characterized in that, at times, the other processor displays its information on a display tube based on a notification via the inter-processing unit interface.
JP3107751A 1991-05-14 1991-05-14 Display device Pending JPH04336634A (en)

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JP3107751A JPH04336634A (en) 1991-05-14 1991-05-14 Display device

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JP3107751A JPH04336634A (en) 1991-05-14 1991-05-14 Display device

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JPH04336634A true JPH04336634A (en) 1992-11-24

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JP3107751A Pending JPH04336634A (en) 1991-05-14 1991-05-14 Display device

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JP (1) JPH04336634A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8954813B2 (en) 2012-02-17 2015-02-10 Kabushiki Kaisha Toshiba Memory system and test method thereof

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