JPH04336347A - Memory device - Google Patents
Memory deviceInfo
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- JPH04336347A JPH04336347A JP13534191A JP13534191A JPH04336347A JP H04336347 A JPH04336347 A JP H04336347A JP 13534191 A JP13534191 A JP 13534191A JP 13534191 A JP13534191 A JP 13534191A JP H04336347 A JPH04336347 A JP H04336347A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
- G06F12/0653—Configuration or reconfiguration with centralised address assignment
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- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
- G06F12/0684—Configuration or reconfiguration with feedback, e.g. presence or absence of unit detected by addressing, overflow detection
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Dram (AREA)
Abstract
Description
【0001】0001
【産業上の利用分野】この発明は、例えばレ−ザプリン
タのコントロ−ラボ−ドやマイクロコンピュ−タ等のメ
モリ装置、特にオプションメモリ増設の簡易化に関する
ものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to memory devices such as controller boards of laser printers and microcomputers, and particularly to simplifying the addition of optional memory.
【0002】0002
【従来の技術】従来、CPU,プログラムコ−ドROM
,RAM及び周辺回路によって構成されるマイクロコン
ピュ−タボ−ドやプリンタコントロ−ラボ−ドにおいて
は、RAM増設用のソケットまたはコネクタを設けてオ
プションボ−ドを装着できるものが多く使用されている
。[Prior Art] Conventionally, CPU, program code ROM
, RAM, and peripheral circuits, many microcomputer boards and printer controller boards are equipped with sockets or connectors for adding RAM to which option boards can be attached.
【0003】0003
【発明が解決しようとする課題】このような装置におい
ては装着するオプションボ−ドのメモリ容量があらかじ
め決められていた。このため、新たなアプリケ−ション
が増えて使用しなければならないメモリ容量が大きくな
ると、メモリの容量不足になってしまうことがあった。
この場合、そのアプリケ−ションは使用できないか、あ
るいはメインボ−ドを作り直して対応せざるを得なかっ
た。SUMMARY OF THE INVENTION In such devices, the memory capacity of the option board to be installed is predetermined. For this reason, when the number of new applications increases and the memory capacity that must be used increases, the memory capacity may become insufficient. In this case, the application could not be used, or the main board had to be rebuilt.
【0004】この発明はかかる場合に対処するためにな
されたものであり、メモリ容量を多く使用する場合でも
オプションメモリの増設をするだけでアプリケ−ション
を使用することができるメモリ装置を得ることを目的と
するものである。The present invention has been made to deal with such a case, and aims to provide a memory device that allows applications to be used simply by adding optional memory even when a large memory capacity is used. This is the purpose.
【0005】[0005]
【課題を解決するための手段】この発明に係るメモリ装
置は、複数個の記憶手段が着脱自在なメモリ装置におい
て、各記憶手段のメモリ容量や構成を区別する識別信号
を送り出す識別信号出力部と、該識別信号出力部からの
識別信号を認識して各記憶手段の実装状態を検知する確
認回路とを備えたことを特徴とする。[Means for Solving the Problems] A memory device according to the present invention is a memory device in which a plurality of storage means are detachably attached, and includes an identification signal output section that sends out an identification signal to distinguish the memory capacity and configuration of each storage means. , and a confirmation circuit that recognizes the identification signal from the identification signal output section and detects the mounting state of each storage means.
【0006】また、上記記憶手段の装着可能な全領域を
確認し、記憶手段のの使用可,不可を判断し、確認回路
に送る識別信号を変更する手段を有することが好ましい
。そして、記憶手段はRAM素子,RAMモジュ−ル又
はRAMボ−ドのいずれか、あるいはこれらの組合せで
あっても良い。[0006] It is also preferable to have means for checking the entire area in which the storage means can be installed, determining whether the storage means can be used or not, and changing the identification signal sent to the confirmation circuit. The storage means may be a RAM element, a RAM module, a RAM board, or a combination thereof.
【0007】[0007]
【作用】この発明においては、各記憶手段のメモリ容量
や構成を区別する識別信号を送り出す識別信号出力部か
らの識別信号を確認回路で認識することにより、記憶手
段を装着の順番や位置,容量等を意識ぜずに装着しても
、各記憶手段の実装状態を検知して、連続した実記憶領
域を得る。[Operation] In the present invention, by recognizing the identification signal from the identification signal output unit that sends out an identification signal that distinguishes the memory capacity and configuration of each storage means, the storage means can be identified by the order of installation, position, capacity, etc. Even if the device is attached without being aware of the storage means, the mounting state of each storage means is detected and a continuous real storage area is obtained.
【0008】また、記憶手段の装着可能な全領域を確認
し、記憶手段のの使用可,不可を判断し、確認回路に送
る識別信号を変更することにより、使用不可のブロック
を除いて連続した実記憶領域を得る。[0008] Furthermore, by checking the entire area in which the storage means can be installed, determining whether the storage means can be used or not, and changing the identification signal sent to the confirmation circuit, continuous blocks can be stored excluding unusable blocks. Get real storage area.
【0009】[0009]
【実施例】図1はこの発明の一実施例を示すブロック図
である。この実施例は増設用メモリとしてダイナミック
RAM(DRAM)を使用した場合を示す。図に示すよ
うに、メモリ装置はマルチプレクサ1と、DRAMコン
トロ−ル2,レジデントRAM3及び複数例えば4個の
オプションRAM用のスロット4〜7を有する。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 is a block diagram showing an embodiment of the present invention. This embodiment shows a case where a dynamic RAM (DRAM) is used as the expansion memory. As shown, the memory device has a multiplexer 1, a DRAM control 2, a resident RAM 3 and slots 4-7 for a plurality of optional RAMs, for example four.
【0010】マルチプレクサ1はアドレスA1〜20を
DRAMコントロ−ラ2から送られるアドレス切替信号
MUXによりロウアドレスとカラムアドレスとに切替え
、レジデントRAM3とオプションRAMのアドレス信
号DRAMA0〜9を出力する。DRAMコントロ−ラ
2はアドレス信号A19〜24と、DRAMのリフレッ
シュのための信号REFと、CPU(不図示)からの制
御信号R/W,AS,DSと、オプションRAM用のス
ロット4〜7から送られる信号SLOTA〜D,IM/
4MA〜D、BLOCK1/2A〜Dから、DRAMを
制御するための信号RAS0〜9,CAS,OE,WR
及びアドレス切替信号MUXをつくる。レジデントRA
M3は、0.5Mバイトの容量を有するブロックを2ブ
ロック有し、合計で1Mバイトの容量を有する。The multiplexer 1 switches addresses A1-20 between row addresses and column addresses by an address switching signal MUX sent from the DRAM controller 2, and outputs address signals DRAMA0-9 for the resident RAM 3 and option RAM. The DRAM controller 2 receives address signals A19 to A24, a signal REF for refreshing the DRAM, control signals R/W, AS, and DS from the CPU (not shown), and slots 4 to 7 for option RAM. Signals sent SLOTA~D, IM/
4MA-D, BLOCK1/2A-D, signals RAS0-9, CAS, OE, WR for controlling DRAM
and generates an address switching signal MUX. Resident RA
M3 has two blocks each having a capacity of 0.5 Mbytes, and has a total capacity of 1 Mbytes.
【0011】オプションRAM用のスロット4〜7は、
それぞれ図2に示すように2組のブロック21,22を
有するボ−ドを取り付けることができる。各ブロック2
1,22は各々がDRAM4素子から構成される。[0011] Slots 4 to 7 for option RAM are
A board having two sets of blocks 21, 22, each shown in FIG. 2, can be mounted. Each block 2
1 and 22 are each composed of four DRAM elements.
【0012】このオプションRAMボ−ド上の信号SL
OTA〜Dはグランドに接続されており、メインボ−ド
側でプルアップされているため、オプションRAMボ−
ドが接続されていないときにはハイレベルになる。信号
1M/4Mと信号BLOCK1/2はジャンパ−ピンを
通してグランドに接続されており、オプションRAMボ
−ドへの実装状況によりピンを付けたり外したりする。
具体的には4Mbitのチップが使用されているときと
、ブロック21,22の双方とも使われているときには
ジャンパ−ピンが付けられ、1Mbitのチップが使わ
れているときと、ブロック21,22の1つだけ使われ
ているときにはジャンパ−ピンが外される。このように
して、4MbitDRAMを2ブロックに実装したとき
が最大容量となり、その容量は4バイトとなる。そして
システム全体では4MbitのDRAMが2ブロック実
装されたオプションRAMボ−ドを4枚のせたときが最
大容量の17バイトとなる。Signal SL on this option RAM board
OTA~D are connected to ground and pulled up on the main board side, so the optional RAM board
High level when the cord is not connected. Signals 1M/4M and signals BLOCK1/2 are connected to the ground through jumper pins, and the pins can be attached or removed depending on the mounting situation on the option RAM board. Specifically, jumper pins are attached when a 4Mbit chip is used and when both blocks 21 and 22 are used, and when a 1Mbit chip is used and blocks 21 and 22 are used. The jumper pin is removed when only one is used. In this way, when 4 Mbit DRAM is mounted in two blocks, the maximum capacity is reached, and the capacity is 4 bytes. The system as a whole has a maximum capacity of 17 bytes when four optional RAM boards each having two blocks of 4 Mbit DRAM are installed.
【0013】これらのスロット4〜7から信号SLOT
A〜Dと、信号1M/4MA〜D及び信号BLOCK1
/2がDRAMコントロ−ル2に直接送られて入る。そ
して信号SLOTA〜Dで、オプションRAMボ−ドが
装着されているか否が示され、信号1M/4MA〜Dで
接続されたオプションRAMボ−ドに使用されているD
RAMのチップが1Mbitか4Mbitかを示す。ま
た信号BLOCK1/2で接続されているオプションR
AMボ−ドに使用されているDRAMのブロックを示す
。Signal SLOT from these slots 4 to 7
A to D, signals 1M/4MA to D and signal BLOCK1
/2 is sent directly to DRAM control 2. Signals SLOTA~D indicate whether or not an optional RAM board is installed, and signals 1M/4MA~D indicate whether the optional RAM board is installed.
Indicates whether the RAM chip is 1Mbit or 4Mbit. Also, option R connected with signal BLOCK1/2
The block of DRAM used in the AM board is shown.
【0014】DRAMコントロ−ル2は、図3に示すよ
うに、デコ−ダ31とタイミングコントロ−ル32及び
RSAデコ−ダ33を有する。デコ−ダ31は入力され
るアドレス信号A19〜24をデコ−ドすることにより
、0.5Mバイトのエリアを64個作る。この実施例で
は最大17Mバイトなので34個のエリアを使用し、信
号AREA0〜33とする。タイミングコントロ−ル3
2はリフレッシュの信号REFと、CPUからの信号A
S,DS,R/Wから、DRAMをアクセスするための
信号RAS,CAS,OE,WRを作る。RSAデコ−
ダ33はオプションRAMボ−ドから送られる信号SL
OTA〜Dと、信号1M/4MA〜D及び信号BLOC
K1/2から、オプションRAMのスロット4〜7でそ
れぞれどれだけの容量を使うか判断する。これらを組合
せたときの容量と使用するエリア数を図4の説明図に示
す。これらの信号と信号RAS及び信号AREA0〜3
3から信号RAS0〜9を作る。The DRAM controller 2 has a decoder 31, a timing controller 32, and an RSA decoder 33, as shown in FIG. The decoder 31 creates 64 areas of 0.5 Mbytes by decoding the input address signals A19-24. In this embodiment, since the maximum is 17 Mbytes, 34 areas are used, and the signals are AREA0 to AREA33. timing control 3
2 is the refresh signal REF and the signal A from the CPU
Signals RAS, CAS, OE, and WR for accessing the DRAM are generated from S, DS, and R/W. RSA deco
33 is a signal SL sent from the option RAM board.
OTA~D, signal 1M/4MA~D and signal BLOC
Based on K1/2, it is determined how much capacity each of slots 4 to 7 of the option RAM should use. The capacity and the number of areas used when these are combined are shown in the explanatory diagram of FIG. These signals and signals RAS and signals AREA0 to 3
3 to generate signals RAS0 to RAS9.
【0015】上記のように構成されたメモリ装置に、図
5に示すように、スロット5,7は2個のブロックに、
スロット6は1個のブロックにオプションRAMが実装
された場合の動作を説明する。この場合、DRAMの容
量は合計8Mバイトである。オプションRAMボ−ドか
ら出される信号SLOT,信号1M/4M及び信号BL
OCK1/2の各信号のレベルは図5の通りである。こ
のときスロット4にはDRAMが実装されていないので
、すべての信号のレベルはメインボ−ドのプルアップの
影響でハイレベルになっている。これらの信号SLOT
,信号1M/4M及び信号BLOCK1/2が直接DR
AMコントロ−ラ2に送られる。DRAMコントロ−ラ
2は送られた各信号に基づきマッピングする。このマッ
ピングされた結果を図6に示す。図6に示すように、ア
ドレス0から7FFFFFまで8MバイトのRAM領域
を連続して得ることができる。In the memory device configured as described above, the slots 5 and 7 are divided into two blocks, as shown in FIG.
In slot 6, the operation when an option RAM is mounted in one block will be explained. In this case, the total capacity of the DRAM is 8 Mbytes. Signals SLOT, signals 1M/4M and signals BL output from the option RAM board
The levels of each OCK1/2 signal are shown in FIG. At this time, since no DRAM is mounted in slot 4, the levels of all signals are high due to the pull-up of the main board. These signals SLOT
, signal 1M/4M and signal BLOCK1/2 are directly DR
It is sent to AM controller 2. The DRAM controller 2 performs mapping based on each signal sent. The mapped results are shown in FIG. As shown in FIG. 6, a RAM area of 8 Mbytes can be obtained continuously from address 0 to 7FFFFF.
【0016】なお、上記実施例はオプションRAMボ−
ドから出される信号SLOT,信号1M/4M及び信号
BLOCK1/2を直接DRAMコントロ−ラ2に送る
場合ついて説明したが、信号SLOT,信号1M/4M
及び信号BLOCK1/2から使用可能な領域を確認し
、確認した結果によりこれらの識別信号を変更するよう
にしても良い。[0016] Note that the above embodiment uses an optional RAM board.
The case where the signal SLOT, signal 1M/4M, and signal BLOCK1/2 output from the DRAM controller 2 are sent directly to the DRAM controller 2 has been explained, but the signal SLOT, signal 1M/4M
The usable area may be confirmed from the signals BLOCK1/BLOCK1/2, and these identification signals may be changed based on the confirmed results.
【0017】この場合は、オプションRAMボ−ドから
出される信号SLOT,信号1M/4M及び信号BLO
CK1/2をソフトウェアで管理するために、これらの
信号はDRAMコントロ−ラ2に間接的に送られる。そ
して、まず信号SLOTA〜D,信号1M/4MA〜D
及び信号BLOCK1/2A〜Dの全ての信号をロウレ
ベルに設定する。このようにすることにより、このシス
テムで考えられる最大の容量である17Mバイトを選ぶ
ことができる。このときの最初のマッピングの例を図7
に示す。この状態で全領域にデ−タを書き込み、書き込
んだデ−タを読み出して確認することにより、スロット
4〜7にどの容量のオプションRAMボ−ドが実装され
ているかがわかる。その結果を基にして信号SLOTA
〜D,信号1M/4MA〜D及び信号BLOCK1/2
A〜Dの値を設定しなおす。そして変更した識別信号を
DRAMコントロ−ラ2に送りマッピングして、連続し
たRAM領域を得る。また、この場合には、仮に故障し
たRAMがあってもその領域は書き込み読み出しの確認
をするときにエラ−が起きるので、その領域を飛ばして
マッピングすることにより連続したRAM領域を得るこ
とができる。In this case, the signals SLOT, 1M/4M and BLO output from the option RAM board
These signals are sent indirectly to the DRAM controller 2 in order to manage CK1/2 by software. Then, first, signals SLOTA~D, signals 1M/4MA~D
and all signals BLOCK1/2A to D are set to low level. By doing this, it is possible to select 17 Mbytes, which is the maximum possible capacity for this system. Figure 7 shows an example of the first mapping at this time.
Shown below. By writing data to all areas in this state and reading and confirming the written data, it can be determined which capacity of the optional RAM board is mounted in slots 4 to 7. Based on the result, the signal SLOTA
~D, signal 1M/4MA~D and signal BLOCK1/2
Reset the values of A to D. The changed identification signal is then sent to the DRAM controller 2 and mapped to obtain a continuous RAM area. Additionally, in this case, even if there is a faulty RAM, an error will occur when checking for writing/reading in that area, so by mapping and skipping that area, a continuous RAM area can be obtained. .
【0018】なお、上記各実施例はDRAMを使用した
場合について説明したが、スタティックRAM(SRA
M)を使用したときも同様な作用を奏することができる
。Although the above embodiments have been explained using DRAM, static RAM (SRAM) is also used.
A similar effect can be obtained when using M).
【0019】[0019]
【発明の効果】この発明は以上説明したように、各記憶
手段のメモリ容量や構成を区別する識別信号を送り出す
識別信号出力部からの識別信号を確認回路で認識するこ
とにより、記憶手段を装着の順番や位置,容量等を意識
ぜずに装着しても、各記憶手段の実装状態を検知して、
連続した実記憶領域を得ることができるから、簡単にメ
モリを増設することができる。Effects of the Invention As explained above, the present invention allows the storage means to be installed by recognizing the identification signal from the identification signal output unit that sends out the identification signal for distinguishing the memory capacity and configuration of each storage means using the confirmation circuit. Even if you do not pay attention to the order, position, capacity, etc. of
Since a continuous real storage area can be obtained, memory can be easily expanded.
【0020】また、記憶手段の装着可能な全領域を確認
し、記憶手段のの使用可,不可を判断し、確認回路に送
る識別信号を変更することにより、未実装または使用不
可と判断したブロックがあればそのブロックを選択しな
いで連続したアドレスを設定することができ、メモリを
有効に使用することができる。[0020] Furthermore, by checking the entire area in which the storage means can be installed, determining whether the storage means can be used or not, and changing the identification signal sent to the confirmation circuit, blocks that are determined to be unmounted or unusable can be checked. If there is, it is possible to set consecutive addresses without selecting that block, allowing effective use of memory.
【図1】この発明の実施例を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of the invention.
【図2】上記実施例のスロットを示すブロック図である
。FIG. 2 is a block diagram showing slots in the above embodiment.
【図3】上記実施例のDRANコントロ−ルを示すブロ
ック図である。FIG. 3 is a block diagram showing DRAN control in the above embodiment.
【図4】容量と使用するエリア数を示す説明図である。FIG. 4 is an explanatory diagram showing the capacity and the number of areas used.
【図5】スロットの実装状態を示す説明図である。FIG. 5 is an explanatory diagram showing the mounting state of slots.
【図6】マッピングされた結果を示す説明図である。FIG. 6 is an explanatory diagram showing mapping results.
【図7】他の実施例でマッピングされた結果を示す説明
図である。FIG. 7 is an explanatory diagram showing mapping results in another example.
1 マルチプレクサ 2 DRAMコントロ−ル 3 レジデントRAM 4 スロット 5 スロット 6 スロット 7 スロット 1 Multiplexer 2 DRAM control 3 Resident RAM 4 Slots 5 Slot 6 slots 7 Slot
Claims (6)
装置において、各記憶手段のメモリ容量や構成を区別す
る識別信号を送り出す識別信号出力部と、該識別信号出
力部からの識別信号を認識して各記憶手段の実装状態を
検知する確認回路とを備えたことを特徴とするメモリ装
置。1. A memory device having a plurality of removable storage means, comprising: an identification signal output section that sends out an identification signal that distinguishes the memory capacity and configuration of each storage means; and an identification signal output section that recognizes the identification signal from the identification signal output section. and a confirmation circuit for detecting the mounting state of each storage means.
認し、記憶手段のの使用可,使用不可を判断し、確認回
路に送る識別信号を変更する手段を有する請求項1記載
のメモリ装置。2. The memory device according to claim 1, further comprising means for confirming the entire mountable area of the storage means, determining whether the storage means can be used or not, and changing an identification signal sent to the confirmation circuit. .
求項1又は2記載のメモリ装置。3. A memory device according to claim 1, wherein said storage means comprises a RAM element.
なる請求項1又は2記載のメモリ装置。4. A memory device according to claim 1, wherein said storage means comprises a RAM module.
請求項1又は2記載のメモリ装置。5. A memory device according to claim 1, wherein said storage means comprises a RAM board.
ジュ−ル及びRAMボ−ドの組合せからなる請求項1又
は2記載のメモリ装置。6. A memory device according to claim 1, wherein said storage means comprises a combination of a RAM element, a RAM module and a RAM board.
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Publications (1)
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JPH04336347A true JPH04336347A (en) | 1992-11-24 |
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Family Applications (1)
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DE (1) | DE4215486A1 (en) |
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Publication number | Publication date |
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DE4215486A1 (en) | 1992-12-24 |
GB2255843A (en) | 1992-11-18 |
GB9210225D0 (en) | 1992-07-01 |
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