JPH0431417B2 - - Google Patents

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JPH0431417B2
JPH0431417B2 JP21915387A JP21915387A JPH0431417B2 JP H0431417 B2 JPH0431417 B2 JP H0431417B2 JP 21915387 A JP21915387 A JP 21915387A JP 21915387 A JP21915387 A JP 21915387A JP H0431417 B2 JPH0431417 B2 JP H0431417B2
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storage
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bit
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【発明の詳細な説明】[Detailed description of the invention]

［発明の目的］ （産業上の利用分野） 本発明は、記憶単位の異なる複数種類のデータ
アクセスを許容する記憶装置に関する。 （従来の技術） 記憶装置が対象とする記憶単位は、該記憶装置
が自然に扱える語のみならず、半語、倍長語、字
（バイト）或はこれらの混在を許すものが一般的
である。このため、このような記憶装置では、記
憶場所を指定するアドレス（番地）とは別に、記
憶単位を指定する情報を与えるようにしている。 例えばVMEバス（IEEE P1014／D1.2）に接
続するメモリーポートでは、アドレス線の他に記
憶単位を示すLONG、DSU及びDSLの信号を受
取り、これら記憶単位を示す信号に基づく長さの
データアクセスを行なつている。 しかしながら、この方式では、アドレス線の他
にLONG、DSU、DSLといつた記憶単位を示す
信号の授受のための信号線が必要になり、信号線
の配列密度が増すという問題があつた。しかも、
このような問題があるにも拘らず、アドレス線や
記憶単位の指定のための信号先の一部は使用され
ないという無駄もあつた。例えば、１語32ビツト
で、バイト、半語及び１語のアクセスが可能であ
るA24D32規格のものでは、LONGを受取ること
で32ビツトアクセスが指定されるが、このとき、
最下位のアドレス線A01の値は注目されないし、
DSU、DSLは、記憶場所の指定に寄与していな
い。このように、従来のこの種の記憶装置にあつ
ては、冗長な信号線が配線密度や端子数を増加さ
せているという問題があつた。 （発明が解決しようとする問題点） このように記憶単位が異なる複数種類のデータ
アクセスを許容する従来の記憶装置にあつては、
記憶単位の指定のために余分な信号線を多く必要
とし配線数及び端子数が増すという問題があつ
た。 本発明は、このような従来の問題点に鑑みなさ
れたもので、その目的とするところは、複数種類
の記憶単位のアクセスが可能な記憶装置におい
て、記憶単位の指定のための余分な信号線を必要
とせず、もつて配線数及び端子数の増加を招くこ
とがない記憶装置を提供することにある。 ［発明の構成］ （問題点を解決するための手段） 本発明は、アドレス線の一部に記憶単位を指定
する情報を乗せるようにしたもので、以下の手段
を備えたものである。 即ち、本発明は、2nバイト（ｎは２のべき乗の
可変の整数）の長さの異なる複数種類の記憶単位
を記憶する記憶素子と、上位ｍ−ｎビツト（ｍは
ｎよりも大きい整数）を本来のアドレス情報と
し、下位ｎビツトを前記記憶単位の大きさを示す
記憶単位情報とするｍビツトのアドレス指定制御
情報のうちの少なくとも下位情報を入力し、前記
アドレス指定制御情報から前記記憶単位情報を識
別する記憶単位情報識別手段と、この記憶単位識
別手段により識別された記憶単位情報に基づいて
前記記憶素子を前記ｍ−ｎビツトのアドレス情報
でアドレス指定し前記記憶単位情報に基づく記憶
単位を読出し若しくは書込む手段とを具備したこ
とを特徴としている。 （作用） 一般に、一定の記憶容量を持つバイトアドレス
の記憶装置において、2nバイトの記憶単位とする
と、下位ｎ本のアドレス線は情報を持たなくな
る。そこで、本発明では、アドレス指定制御情報
のうち下位ｎビツトに記憶単位を示す記憶単位情
報を担わせている。記憶単位情報識別手段は、ア
ドレス指定制御情報の下位情報の形態から下位何
ビツトまでが記憶単位情報であるかを識別する。
そして識別された記憶単位に基づいてアクセスが
行われる。 本発明によれば、記憶単位の長さが長くなる
程、アドレス指定制御情報のうち、未使用のビツ
トが増えることを利用し、この未使用部分に記憶
単位情報を乗せるようにしているので、記憶単位
の指定のために特別の信号線を複数設ける必要が
なくなる。このため、配線数や端子数を増やさず
に複数種類の記憶単位の指定を行なうことができ
る。 （実施例） 以下、図面に示した実施例に基づいて本発明を
詳細に説明する。 まず、本実施例の記憶装置の説明に先立ち、ア
ドレス指定制御情報と記憶単位との関係について
説明する。 記憶単位が2nバイト（ｎは２のべき乗の可変の
整数）で最短の記憶単位が１バイトであるとする
と、バイトアクセスの際にはアドレス線の全てを
使用しなければならない。このため、記憶単位を
示す信号線として１ビツトの記憶単位制御線を必
要とする。したがつて、この例では、アドレス線
と記憶単位制御線とでアドレス指定制御線が構成
される。次表にアドレス指定制御情報と記憶単位
との関係を示す。 [Object of the Invention] (Industrial Application Field) The present invention relates to a storage device that allows multiple types of data access with different storage units. (Prior Art) The storage unit targeted by a storage device is generally not limited to words that the storage device can handle naturally, but also allows half words, double words, characters (bytes), or a mixture of these. be. For this reason, in such a storage device, information specifying a storage unit is provided in addition to an address specifying a storage location. For example, a memory port connected to the VME bus (IEEE P1014/D1.2) receives LONG, DSU, and DSL signals indicating storage units in addition to the address line, and accesses length data based on these signals indicating storage units. is being carried out. However, in this system, in addition to the address lines, signal lines for sending and receiving signals indicating storage units such as LONG, DSU, and DSL are required, resulting in an increase in the arrangement density of the signal lines. Moreover,
Despite these problems, some of the address lines and signal destinations for specifying storage units were not used, resulting in waste. For example, in the A24D32 standard, which uses 32 bits per word and allows access to bytes, half words, and single words, 32-bit access is specified by receiving LONG, but in this case,
The value of the lowest address line A01 is not noticed,
DSU and DSL do not contribute to specifying storage locations. As described above, conventional storage devices of this type have the problem that redundant signal lines increase wiring density and the number of terminals. (Problems to be Solved by the Invention) In the conventional storage device that allows multiple types of data access with different storage units as described above,
There is a problem in that many extra signal lines are required to specify the storage unit, which increases the number of wiring lines and terminals. The present invention has been made in view of such conventional problems, and its purpose is to eliminate the need for an extra signal line for specifying a storage unit in a storage device that can access multiple types of storage units. An object of the present invention is to provide a storage device that does not require an increase in the number of wiring lines and terminals. [Structure of the Invention] (Means for Solving Problems) The present invention is such that information specifying a storage unit is placed on a part of an address line, and includes the following means. That is, the present invention provides a memory element that stores multiple types of memory units having different lengths of 2 n bytes (n is a variable integer that is a power of 2), and a memory element that stores multiple types of storage units that have different lengths (n is a variable integer that is a power of 2) and upper m-n bits (m is an integer larger than n). ) is the original address information, and the lower n bits are storage unit information indicating the size of the storage unit. storage unit information identification means for identifying unit information, and addressing the storage element with the m−n bit address information based on the storage unit information identified by the storage unit identification means, and storing based on the storage unit information. It is characterized by comprising means for reading or writing units. (Operation) Generally, in a byte address storage device with a fixed storage capacity, if the storage unit is 2 n bytes, the lower n address lines will not have information. Therefore, in the present invention, the lower n bits of the addressing control information carry storage unit information indicating the storage unit. The storage unit information identifying means identifies how many lower bits of the addressing control information constitute the storage unit information based on the form of the lower order information.
Access is then performed based on the identified storage unit. According to the present invention, the longer the length of the storage unit, the more unused bits of the addressing control information are used, and the storage unit information is placed in this unused portion. There is no need to provide multiple special signal lines for specifying storage units. Therefore, multiple types of storage units can be specified without increasing the number of wires or terminals. (Example) Hereinafter, the present invention will be explained in detail based on the example shown in the drawings. First, prior to explaining the storage device of this embodiment, the relationship between addressing control information and storage units will be explained. Assuming that the storage unit is 2 n bytes (n is a variable integer that is a power of 2) and the shortest storage unit is 1 byte, all address lines must be used during byte access. Therefore, a 1-bit storage unit control line is required as a signal line indicating the storage unit. Therefore, in this example, the address line and the storage unit control line constitute an addressing control line. The following table shows the relationship between addressing control information and storage units.

【表】 この表に示すように、記憶単位制御線が“１”
のときに、記憶単位がバイトであり、この場合に
は、全てのアドレス線がアドレス指定のための情
報を持つ。記憶単位制御線が“０”のときには、
記憶単位はバイトよりも大きく、記憶単位に応じ
てアドレス線の下位何本かが記憶単位の指定に用
いられる。アドレスA0が“１”のとき、記憶単
位が２バイトであることを示し、アドレスA0以
外のアドレス線はアドレス情報を持つ。アドレス
A0が“０”のとき、記憶単位はアドレスA1の値
で決まる。アドレスA1、A0が“10”のとき、記
憶単位が４バイトであることを示し、アドレス
A1、A0以外のアドレス線はアドレス情報を持
つ。アドレスA1、A0が“00”のとき、記憶単位
はアドレスA2の値で決まる。アドレスA2からア
ドレスA0までが“100”のとき、記憶単位が８バ
イトであることを示し、アドレスA2、A1、A0以
外のアドレス線はアドレス情報を持つ。 以下、同様に、アドレス指定制御線の最下位か
ら順にアドレス線を探し、最初に“１”となるも
のまでが記憶単位の指定に用いられる記憶単位氏
指定情報となる。 この方式によれば、アドレス線に１本の記憶単
位制御線を付加しただけで１バイトから２のべき
乗の任意のバイト数までの記憶単位の指定が可能
で、しかもアドレス線及び記憶単位制御線の全て
の情報はアドレス指定又は記憶単位の指定に使用
されているので、冗長な線は全く存在しない。 第１図は、１語32ビツト（４バイト）、容量１
メガバイト（約220バイト）で、バイト、２バイ
ト（半語）及び４バイト（１語）のアクセスを許
容するバイトアドレスの記憶装置に本発明を適用
した実施例を示す図である。 この記憶装置は、容量１メガバイトの記憶素子
１と、記憶単位情報識別手段としてのプライオリ
テイーエンコーダ２と、バイトシフタ３とで構成
されている。 この記憶装置には、アドレス指定制御線として
20ビツトのアドレス線ADと１ビツトの記憶単位
制御線MUCとが接続されている。アドレス線
ADのうち上位18ビツトは、記憶素子１のアドレ
ス入力として与えられ、下位２ビツトは記憶単位
制御線MUCと共にプライオリテイーエンコーダ
２の入力として与えられている。 プライオリテイーエンコーダ２は、第２図に示
すような真理値表に従つて動作をする組合わせ論
理回路である。即ち、プライオリテイーエンコー
ダ２はMUC、A0、A1の順に最初に“１”とな
るビツトを探し、“１”であるビツトがMUC、
A0、A1のいずれであるかによつて、記憶単位の
長さを識別し、この記憶単位の長さに応じてそれ
ぞれ“00”、“01”、“10”の値を出力する。プライ
オリテイーエンコーダ２の出力は、第３図に示す
ように、PE1、PE0が“00”であるときにはバイ
トアクセス、“01”であるときには２バイトアク
セス、“10”であるときには４バイトアクセスで
あることを示している。 記憶素子１は、プライオリテイーエンコーダ２
の出力PE1、PE0に基づいてアクセスする記憶単
位の長さを知り、その記憶単位に応じたアドレス
を受付ける。例えば、PE1、PE0が“10”である
場合には、記憶単位が４バイトである。この記憶
単位は、記憶素子１内では、第４図に示すよう
に、バイトデータBY0、BY1、BY2、BY3の順
に４バイトの連続した記憶領域に記憶されている
ので、バイトデータBY0を指定する上位18ビツ
トのアドレスのみをアドレス指定に使用すれば良
い。 バイトシフタ３は、第５図に示す真理値表に従
つて動作をする組合わせ回路である。このバイト
シフタ３は、プライオリテイーエンコーダ２の出
力PE1、PE0と、アドレス線の下位２ビツトA1、
A0とを入力し、これら４ビツトのデータに従つ
て、記憶素子１からのメモリデータ線WDとデー
タバスDWとの選択的な接続を行なう。 以上のように構成された記憶装置において、い
ま、バイトアクセスを行なう場合には、記憶単位
制御線MUCが“１”にセツトされる。MUCが
“１”にセツトされると、アドレス線A1、A0の
値に拘らず、プライオリテイーエンコーダ２の出
力が“00”となる。したがつて、この場合に、第
５図に示すように、バイトシフタ３は、アドレス
線の下位２ビツトA1、A0の値に応じて、メモリ
データ線WDのいずれか一つのバイトデータBY0
〜BY3をデータバスDBの最下位バイトDB0と接
続する。そして、記憶素子１は、プライオリテイ
ーエンコーダ２からの指示に従つて、バイトアク
セスを行なう。次に半語アクセスを行なう場合に
は、記憶単位制御線MUCが“０”、アドレス線の
最下位ビツトA0が“１”になる。このときには、
アドレス線A1の値に拘らず、プライオリテイー
エンコーダ２の出力が“01”となるので、第５図
に示すように、バイトシフタ３はアドレス線の下
位２ビツト目A1の値に応じて、メモリデータ線
WDの上位半語HW1、下位半語HW0のいずれか
一方をデータバスDWの下位２バイトDH0と接続
する。記憶素子１は、プライオリテイーエンコー
ダ２からの指示に従つて、半語アクセスを行な
う。 更に、１語アクセスを行なう場合には、記憶単
位制御線MUC、A0、A1がそれぞれ“０”、
“０”、“１”になるので、プライオリテイーエン
コーダ２の出力が“10”となり、バイトシフタ３
はメモリデータ線WDの全てを全データバスDW
と接続する。記憶素子１は、プライオリテイーエ
ンコーダ２からの指示に従つて、１語アクセスを
行なう。 以上のように本実施例に係る記憶装置によれ
ば、１本の記憶単位制御線MUCを追加するだけ
で任意の２のべき乗バイトのデータアクセスが可
能になる。 尚、上述した実施例は一例であつて、本発明は
これに限定されるものではない。 例えば、最短の記憶単位が２バイトである場合
には、アドレス線の最下位ビツトで２バイトアク
セスを指定できるので、記憶単位制御線MUCを
必要としない。この場合には、記憶単位のための
信号線を全く追加させることなく記憶単位の指定
を行なうことができる。また、プライオリテイー
エンコーダは、最下位ビツトから最初に“０”と
なるビツトを探すようにしても良い。 ［発明の効果］ 以上述べたように、本発明によれば、アドレス
指定制御情報の一部に記憶単位の指定のための記
憶単位情報を付加し、この記憶単位情報を識別す
ることによつて任意の記憶単位のアクセスを行な
うようにしているので、アドレス指定制御線上の
全ての情報を無駄なく使用し、記憶単位の識別の
ために新たに多くの信号線を追加する必要が無
い。このため、配線数及び端子数を増加させるこ
となく種々の記憶単位のアクセスが可能になると
いう効果を奏する。[Table] As shown in this table, the storage unit control line is “1”
When , the storage unit is a byte, and in this case, all address lines have information for addressing. When the storage unit control line is “0”,
A storage unit is larger than a byte, and depending on the storage unit, several lower address lines are used to specify the storage unit. When address A0 is "1", it indicates that the storage unit is 2 bytes, and address lines other than address A0 have address information. address
When A0 is "0", the storage unit is determined by the value of address A1. When addresses A1 and A0 are “10”, it indicates that the storage unit is 4 bytes, and the address
Address lines other than A1 and A0 have address information. When addresses A1 and A0 are "00", the storage unit is determined by the value of address A2. When the value from address A2 to address A0 is "100", it indicates that the storage unit is 8 bytes, and address lines other than addresses A2, A1, and A0 have address information. Thereafter, address lines are similarly searched in order from the lowest address line to the first one that becomes "1" as the storage unit specification information used to specify the storage unit. According to this method, by simply adding one storage unit control line to the address line, it is possible to specify a storage unit from 1 byte to any number of bytes that is a power of 2. Since all the information in is used for addressing or specifying storage units, there are no redundant lines. Figure 1 shows 32 bits per word (4 bytes), capacity 1
FIG. 2 is a diagram showing an embodiment in which the present invention is applied to a byte address storage device that is a megabyte (approximately 220 bytes) and allows access to bytes, 2 bytes (half a word), and 4 bytes (one word). This storage device is composed of a storage element 1 with a capacity of 1 megabyte, a priority encoder 2 as storage unit information identification means, and a byte shifter 3. This storage device has a
A 20-bit address line AD and a 1-bit memory unit control line MUC are connected. address line
The upper 18 bits of AD are given as address inputs to the memory element 1, and the lower 2 bits are given as inputs to the priority encoder 2 together with the memory unit control line MUC. The priority encoder 2 is a combinational logic circuit that operates according to a truth table as shown in FIG. That is, the priority encoder 2 searches for the bit that becomes "1" first in the order of MUC, A0, and A1, and the bit that is "1" becomes MUC,
The length of the storage unit is identified depending on whether it is A0 or A1, and values of "00", "01", and "10" are output depending on the length of this storage unit, respectively. As shown in Figure 3, the output of the priority encoder 2 is a byte access when PE1 and PE0 are "00", a 2-byte access when they are "01", and a 4-byte access when they are "10". It is shown that. The memory element 1 has a priority encoder 2
The length of the storage unit to be accessed is known based on the outputs PE1 and PE0, and the address corresponding to that storage unit is accepted. For example, when PE1 and PE0 are "10", the storage unit is 4 bytes. This storage unit is stored in a 4-byte continuous storage area in the order of byte data BY0, BY1, BY2, BY3 as shown in FIG. 4, so byte data BY0 is specified. Only the upper 18 bits of the address need to be used for addressing. Byte shifter 3 is a combinational circuit that operates according to the truth table shown in FIG. This byte shifter 3 outputs the outputs PE1 and PE0 of the priority encoder 2, and the lower 2 bits A1 and 2 of the address line.
A0 is input, and the memory data line WD from the storage element 1 and the data bus DW are selectively connected according to these 4-bit data. In the storage device configured as described above, when byte access is to be performed now, the storage unit control line MUC is set to "1". When MUC is set to "1", the output of the priority encoder 2 becomes "00" regardless of the values of address lines A1 and A0. Therefore, in this case, as shown in FIG. 5, the byte shifter 3 transfers the byte data BY0 of any one of the memory data lines WD according to the values of the lower two bits A1 and A0 of the address line.
Connect ~BY3 with the lowest byte DB0 of the data bus DB. Then, the storage element 1 performs byte access according to instructions from the priority encoder 2. When performing the next half-word access, the storage unit control line MUC becomes "0" and the least significant bit A0 of the address line becomes "1". At this time,
Regardless of the value of the address line A1, the output of the priority encoder 2 becomes "01", so as shown in FIG. line
Either the upper half word HW1 or the lower half word HW0 of WD is connected to the lower 2 bytes DH0 of the data bus DW. The storage element 1 performs half-word access according to instructions from the priority encoder 2. Furthermore, when accessing one word, the memory unit control lines MUC, A0, and A1 are set to “0” and
Since the signals become “0” and “1”, the output of the priority encoder 2 becomes “10” and the output of the byte shifter 3 becomes “10”.
connects all memory data lines WD to all data buses DW
Connect with. The memory element 1 performs one-word access according to instructions from the priority encoder 2. As described above, according to the storage device according to this embodiment, data access of any power-of-two byte is possible by simply adding one storage unit control line MUC. It should be noted that the embodiments described above are merely examples, and the present invention is not limited thereto. For example, if the shortest storage unit is 2 bytes, the least significant bit of the address line can specify 2-byte access, so the storage unit control line MUC is not required. In this case, storage units can be specified without adding any signal lines for storage units. Alternatively, the priority encoder may search for the bit that becomes "0" first starting from the least significant bit. [Effects of the Invention] As described above, according to the present invention, by adding storage unit information for specifying a storage unit to a part of addressing control information and identifying this storage unit information, Since any storage unit is accessed, all the information on the addressing control lines is used without waste, and there is no need to add many new signal lines to identify the storage unit. Therefore, it is possible to access various storage units without increasing the number of wires and terminals.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の一実施例に係る記憶装置の構
成を示すブロツク図、第２図は同装置におけるプ
ライオリテイーエンコーダの真理値表を示す図、
第３図は同プライオリテイーエンコーダの出力と
記憶単位との関係を示す図、第４図は４バイトデ
ータが記憶されている様子を示す図、第５図は同
装置におけるバイトシフタの真理値表を示す図で
ある。 １……記憶素子、２……プライオリテイーエン
コーダ、３……バイトシフタ。 FIG. 1 is a block diagram showing the configuration of a storage device according to an embodiment of the present invention, FIG. 2 is a diagram showing a truth table of a priority encoder in the same device,
Figure 3 is a diagram showing the relationship between the output of the priority encoder and the storage unit, Figure 4 is a diagram showing how 4-byte data is stored, and Figure 5 is a truth table of the byte shifter in the same device. FIG. 1...Storage element, 2...Priority encoder, 3...Byte shifter.

Claims (1)

【特許請求の範囲】 １ 2nバイト（ｎは２のべき乗の可変の整数）の
長さの異なる複数種類の記憶単位を記憶する記憶
素子と、上位ｍ−ｎ（ｍはｎよりも大きい整数）
を本来のアドレス情報とし、下位ｎビツトを前記
記憶単位の大きさを示す記憶単位情報とするｍビ
ツトのアドレス指定制御情報のうちの少なくとも
下位情報を入力し、前記アドレス指定制御情報か
ら前記記憶単位情報を識別する記憶単位情報識別
手段と、この記憶単位識別手段により識別された
記憶単位情報に基づいて前記記憶素子を前記ｍ−
ｎビツトのアドレス情報でアドレス指定し前記記
憶単位情報に基づく記憶単位を読出し若しくは書
込む手段とを具備したことを特徴とする記憶装
置。 ２ 前記アドレス指定制御情報は、前記記憶素子
のアドレス線上の情報の下位ビツト側に１ビツト
の記憶単位制御情報を付加した情報であることを
特徴とする特許請求の範囲第１項記載の記憶装
置。 ３ 前記記憶単位情報識別手段は、前記アドレス
指定制御情報の最下位ビツトから見て始めに
“１”若しくは“０”が現われるビツトまでを前
記記憶単位情報と判定するプライオリテイーエン
コーダからなるものであることを特徴とする特許
請求の範囲第１項記載の記憶装置。[Claims] 1 2 A storage element that stores multiple types of storage units with different lengths of n bytes (n is a variable integer that is a power of 2), and an upper m−n (m is an integer larger than n) )
is the original address information, and the lower n bits are storage unit information indicating the size of the storage unit.At least the lower order information of the m-bit addressing control information is input, and the storage unit is determined from the addressing control information. storage unit information identification means for identifying information; and storage unit information identified by the storage unit identification means to select the storage element from the m-
1. A storage device comprising: means for specifying an address using n-bit address information and reading or writing a storage unit based on the storage unit information. 2. The storage device according to claim 1, wherein the addressing control information is information in which 1-bit storage unit control information is added to the lower bit side of the information on the address line of the storage element. . 3. The storage unit information identification means is comprised of a priority encoder that determines the address designation control information from the least significant bit to the first bit where "1" or "0" appears as the storage unit information. A storage device according to claim 1, characterized in that:
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