JPH042977B2 - - Google Patents
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Description
【発明の詳細な説明】
〔概要〕
アクセスタイムの異なる複数個の主記憶装置
（MS）の内の１個を接続する機能を備えた計算
機システムにおいて、該接続する主記憶装置
（MS）のアクセスタイムに対応して、該計算機
システム内に設けられている主記憶アクセスパイ
プライン（SR，ASR，…）の途中の段数を増減
させる手段を設けることにより、該主記憶アクセ
スパイプライン（SR，ASR，…）の後段での信
号取り出しタイミング位置を固定に保つようにし
たものである。[Detailed Description of the Invention] [Summary] In a computer system having a function of connecting one of a plurality of main storage devices (MS) having different access times, access of the connected main storage device (MS) is provided. By providing a means to increase or decrease the number of intermediate stages of the main memory access pipeline (SR, ASR, ...) provided in the computer system according to the time, the main memory access pipeline (SR, ASR, etc.) ,...) is designed to keep the signal extraction timing position fixed at the subsequent stage.
本発明は、アクセスタイムの異なる複数個の主
記憶装置（MS）の内の１個と接続する機能を備
えた計算機システムにおける主記憶制御方式に係
り、特に、主記憶アクセスパイプラインの構成法
に関する。
The present invention relates to a main memory control method in a computer system having a function of connecting to one of a plurality of main memory devices (MS) having different access times, and particularly relates to a method for configuring a main memory access pipeline. .
最近の半導体技術の著しい進歩に伴つて、記憶
装置のアクセスタイムは日進月歩で短縮されてい
る。一方、アクセスタイムを固定すると、コスト
が低下していく動向にある。 With the recent remarkable progress in semiconductor technology, the access time of storage devices is being shortened day by day. On the other hand, if the access time is fixed, the cost tends to decrease.
従つて、計算機システムの要求に応じて、アク
セスタイムの短い記憶装置か、或いはアクセスタ
イムは長くても良いが低コストの記憶装置を適宜
選択して接続できることが必要となる。 Therefore, it is necessary to be able to select and connect a storage device with a short access time or a low-cost storage device with a long access time, depending on the requirements of the computer system.
通常、主記憶制御装置には、主記憶アクセスパ
イプラインとして、ソースレジスタパイプライ
ン、アドレスパイプライン、データパイプライ
ン、エラーパイプライン等が備えられていて、ソ
ースレジスタパイプライン（SR）では、今アク
セスされたフエツチ、或いはストアのアクセス元
の装置名、フアンクシヨン（FC）（フエツチ、プ
リフエツチ、ストア、キーストア、キーリード
等）、データID（第何番目のデータかを示す情報）
を含んでおり、アドレスパイプラインはアドレス
を、データパイプラインはデータ等を、該アクセ
スが終了する迄、各パイプライン中に保持してお
き、必要な段から必要な制御情報を取り出しすこ
とにより、それぞれのフアンクシヨン（FC）、ア
クセス元等に応じた制御が行われている。 Normally, a main memory control unit is equipped with a source register pipeline, an address pipeline, a data pipeline, an error pipeline, etc. as main memory access pipelines. Name of device from which fetch or store was accessed, function (FC) (fetch, prefetch, store, key store, key read, etc.), data ID (information indicating the data number)
The address pipeline holds the address, and the data pipeline holds the data, etc., in each pipeline until the access is completed, and the necessary control information is extracted from the necessary stage. , control is performed according to each function (FC), access source, etc.
例えば、キヤツシユメモリを備えた計算機シス
テムにおいては、主記憶装置（MS）からムーブ
インしたデータをキヤツシユメモリに格納する必
要があり、該主記憶アドレスを、該ムーブインデ
ータが得られる迄保持しておく必要がある。 For example, in a computer system equipped with a cache memory, data moved in from the main memory (MS) must be stored in the cache memory, and the main memory address is held until the move-in data is obtained. It is necessary to keep it.
又、複数個の中央処理装置（CPU０，１，…）
を備えた計算機システムにおいては、アクセス結
果をアクセス元に返送する為に、装置名、フアン
クシヨン（FC）情報等を、該アクセス結果が得
られる迄保持しておく必要がある。 Also, multiple central processing units (CPU0, 1,...)
In a computer system equipped with a computer, in order to send the access result back to the access source, it is necessary to hold the device name, function (FC) information, etc. until the access result is obtained.
又、特定のバンクに対するアクセスが輻輳する
場合には、データを、少なくとも１サイクル待ち
合わせる為に、アクセスデータを保持しておく必
要がある。 Furthermore, when access to a particular bank is congested, it is necessary to hold access data in order to wait for at least one cycle of data.
この為、該計算機システムに接続される主記憶
装置（MS）のアクセスタイムの長短に対して
は、当該主記憶アクセスパイプラインの後段の任
意の段から、上記保持されている情報を取り出す
ことにより対処することになるが、複数個のアク
セスタイムに応じて取り出す選択回路を設けるこ
とは、ハードウエア量の増加を招く問題があり、
効果的な対応策が待たれていた。 Therefore, the access time of the main memory (MS) connected to the computer system can be adjusted by retrieving the stored information from any subsequent stage of the main memory access pipeline. However, providing a selection circuit that extracts data according to multiple access times has the problem of increasing the amount of hardware.
Effective countermeasures were awaited.
第３図は従来の主記憶アクセスパイプラインの
構成例の概略を示した図である。
FIG. 3 is a diagram schematically showing a configuration example of a conventional main memory access pipeline.
ここでは、説明の便宜上、ソースレジスタパイ
プライン（SR，ASR）を例にして、従来の選択
回路を説明する。 Here, for convenience of explanation, a conventional selection circuit will be explained using a source register pipeline (SR, ASR) as an example.
先ず、ソースレジスタパイプライン（SR／
ASR）１には、前述のように、装置名（自系の
CPU０，１，CHP、他系のCPU０，１，CHP）、
アクセスフアンクシヨン（FC）（リード／ライ
ト／…）、データID（第何番目のデータを示す識
別子）、等のデータが投入されており、デコーダ
（DEC1）１１ａにおいて装置種別を出力し、デ
コーダ（DEC2）１１ｂにおいて、フアンクシヨ
ン（FC）の種別を出力し、デコーダ（DEC3）１
１ｃにおいて、データID1，2，…を出力する。 First, the source register pipeline (SR/
ASR) 1 includes the device name (own system) as described above.
CPU0,1,CHP, CPU0,1,CHP of other system),
Data such as access function (FC) (read/write/...), data ID (identifier indicating the number of data), etc. are input, and the device type is output at the decoder (DEC1) 11a, and the decoder (DEC2) 11b outputs the type of function (FC) and decoder (DEC3) 1
In step 1c, data IDs 1 , 2 , . . . are output.
そして、アンド回路１１ｄ，…において、例え
ば、
CPU０、リード、データID1 ……
CPU１、ライト、データID2 ……
〓
他系CDU０、リード、データID1 ……
CPU１、ライト、データID2 ……
〓
と云つた、ストアアクセスが終了したことを通知
する信号、、フエツチデータが送られること
を通知する信号、等の制御信号が生成され、
アクセスタイムに応じて、何れかの段からの信号
を選択する選択回路１１ｇを介して、それぞれの
装置に送出される。 Then, in the AND circuit 11d,..., for example, CPU0, read, data ID 1 ... CPU1, write, data ID 2 ... Other system CDU0, read, data ID 1 ... CPU1, write, data ID 2 ... 〓 Control signals such as a signal notifying that store access has ended, a signal notifying that fetch data is being sent, etc. are generated,
The signal is sent to each device via a selection circuit 11g that selects a signal from one of the stages depending on the access time.
若し、当該計算機システムが、２個の主記憶制
御装置を備えた二重化システムであると、他系の
主記憶装置（MS）に対応して、同じ選択回路を
備えてはいるが、パイプラインは段数の異なる主
記憶アクセスパイプライン（ASR）１で構成さ
れる。 If the computer system in question is a redundant system equipped with two main memory controllers, the main memory controllers (MS) of other systems may have the same selection circuit, but is composed of main memory access pipelines (ASR) 1 with different numbers of stages.
本図においては、３種類のアクセスタイムを前
提とした選択回路を示したが、この選択対象とな
るアクセスタイムの種類が増加すると、本図に示
した選択回路は、益々大きくなり、ハードウエア
量が大きくなると云う問題があつた。 This figure shows a selection circuit based on three types of access times; however, as the number of access time types to be selected increases, the selection circuit shown in this figure becomes larger and requires more hardware. There was a problem that the larger the
又、上記選択信号を生成する論理条件が多くな
ると、該選択回路の構成は、更に複雑になり、ハ
ードウエアは更に増大すると云う問題があつた。 Furthermore, when the number of logical conditions for generating the selection signal increases, the configuration of the selection circuit becomes more complicated and the amount of hardware increases further.
本発明は上記従来の欠点に鑑み、少ないハード
ウエアで、アクセスタイムの異なる記憶装置を接
続する為の主記憶制御方式、特に主記憶アクセス
パイプラインの構成法を提供することを目的とす
るものである。 In view of the above-mentioned conventional drawbacks, the present invention aims to provide a main memory control method for connecting storage devices with different access times using less hardware, and in particular, a method for configuring a main memory access pipeline. be.
第１図は本発明の主記憶制御方式の原理ブロツ
ク図である。
FIG. 1 is a principle block diagram of the main memory control system of the present invention.
本発明においては、アクセスタイムの異なる複
数個の主記憶装置（MS）の内の１個を、選択的
に接続する機能を備えた計算機システムにおい
て、該接続する主記憶装置（MS）のアクセスタ
イムに対応して、該計算機システム内に設けられ
ている主記憶アクセスパイプライン（SR，
ASR，…）１の途中の段数を増減させる手段１
２を設け、該主記憶アクセスパイプライン（SR，
ASR，…）１の後段での制御信号取り出しタイ
ミング位置を固定に保つように構成する。 In the present invention, in a computer system having a function of selectively connecting one of a plurality of main storage devices (MS) having different access times, the access time of the main storage device (MS) to be connected is In response to this, a main memory access pipeline (SR,
ASR,...) 1 Means to increase or decrease the number of stages in the middle of 1
2, and the main memory access pipeline (SR,
ASR, ...) 1 is configured so that the timing position for taking out the control signal at the subsequent stage is kept fixed.
即ち、本発明によれば、アクセスタイムの異な
る複数個の主記憶装置（MS）の内の１個を接続
する機能を備えた計算機システムにおいて、該接
続する主記憶装置（MS）のアクセスタイムに対
応して、該計算機システム内に設けられている主
記憶アクセスパイプライン（SR，ASR，…）の
途中の段数を増減させる手段を設けることによ
り、該主記憶アクセスパイプライン（SR，
ASR，…）の後段での信号取り出しタイミング
位置を固定に保つようにしたものであるので、
個々の制御信号毎に選択回路を設ける必要がなく
なり、ハードウエア量を削減できる効果がある。
That is, according to the present invention, in a computer system having a function of connecting one of a plurality of main storage devices (MS) having different access times, the access time of the main storage device (MS) to be connected is Correspondingly, by providing means for increasing or decreasing the number of stages in the middle of the main memory access pipeline (SR, ASR, ...) provided in the computer system, the main memory access pipeline (SR, ASR, ...) is
Since the timing position of the signal taken out at the subsequent stage of ASR,...) is kept fixed,
There is no need to provide a selection circuit for each individual control signal, which has the effect of reducing the amount of hardware.
以下本発明の実施例を図面によつて詳述する。
第２図は本発明の一実施例を示した図であり、前
述の第１図、第２図における段数増減手段１２が
本発明を実施するのに必要な手段である。尚、全
図を通して、同じ符号は同じ対象物を示してい
る。
Embodiments of the present invention will be described in detail below with reference to the drawings.
FIG. 2 is a diagram showing an embodiment of the present invention, and the stage number increasing/decreasing means 12 shown in FIGS. 1 and 2 described above is a necessary means for carrying out the present invention. Note that the same reference numerals indicate the same objects throughout the figures.
以下、第１図を参照しながら、第２図によつ
て、本発明による主記憶制御方式を説明する。 Hereinafter, the main memory control system according to the present invention will be explained with reference to FIG. 2 while referring to FIG.
先ず、第１図において、制御信号生成回路１３
は、第３図で説明した、従来の選択回路１１にお
いて、主記憶アクセスパイプラインの特定の、例
えば、最終段からの制御信号を生成する回路のみ
から構成されていて、前述の制御信号、例えば、
CPU０、リード、データID1 ……
CPU１、ライト、データID2 ……
〓
他系CDU０、リード、データID1 ……
CPU１、ライト、データID2 ……
〓
を生成する。 First, in FIG. 1, the control signal generation circuit 13
In the conventional selection circuit 11 explained in FIG. 3, it is composed only of a circuit that generates a control signal from a specific, for example, final stage of the main memory access pipeline, and is configured to generate the control signal, for example, from a specific, final stage of the main memory access pipeline. , CPU0, read, data ID 1 ... CPU1, write, data ID 2 ... 〓 Other system CDU0, read, data ID 1 ... CPU1, write, data ID 2 ... 〓 Generate.
そして、上記制御信号を当該ソースレジスタパ
イプライン（SR）１の最終段からのみ生成して
いる所に特徴がある。 The feature is that the control signal is generated only from the final stage of the source register pipeline (SR) 1.
そして、段数増減手段１２が、アクセスタイム
の異なる記憶装置の内の何れかを接続する為の選
択回路として機能する。 The stage number increase/decrease means 12 functions as a selection circuit for connecting one of the storage devices having different access times.
即ち、最も短いアクセスタイムの記憶装置を接
続する場合には、アクセスタイムａに対応するア
ンド回路１２ａを付勢して、当該ソースレジスタ
パイプライン（SR）１を構成しているシフトレ
ジスタ１ａの出力を１ｄにバイパスする回路を構
成することにより、当該ソースレジスタパイプラ
イン（SR）１を、最も短いタイミングのパイプ
ラインにすることができる。 That is, when connecting a storage device with the shortest access time, the AND circuit 12a corresponding to the access time a is activated and the output of the shift register 1a constituting the source register pipeline (SR) 1 is By configuring a circuit that bypasses SR to 1d, the source register pipeline (SR) 1 can be made into a pipeline with the shortest timing.
同じようにして、アクセスタイムｃに対応する
アンド回路１２ｃを付勢して、当該ソースレジス
タパイプライン（SR）１を構成しているシフト
レジスタ１ｃの出力を１ｄにバイパスする回路を
構成することにより、当該ソースレジスタパイプ
ライン（SR）１を、最も長いタイミングのパイ
プラインにすることができる。 In the same way, by energizing the AND circuit 12c corresponding to the access time c and configuring a circuit that bypasses the output of the shift register 1c forming the source register pipeline (SR) 1 to 1d. , the source register pipeline (SR) 1 can be the pipeline with the longest timing.
そして、本発明によれば、この段数増減手段１
２を１個設けて、単に３個（但し、１ビツト当た
り）のアンド回路を制御する制御信号を付勢する
だけで、例えば、３種類のアクセスタイムａ，
ｂ，ｃを有する記憶装置の何れとも接続すること
ができる。 According to the present invention, this stage number increasing/decreasing means 1
For example, three types of access times a, a, and
It can be connected to any of the storage devices having storage devices b and c.
上記実施例は、ソースレジスタパイプライン
（SR／ASR）１について説明したものであるが、
主記憶アクセスパイプラインの他の構成要素であ
る、前述のアドレスパイプライン、データパイプ
ライン等についても、同じ構成をとれば良いこと
は云う迄もないことである。 The above embodiment describes the source register pipeline (SR/ASR) 1, but
It goes without saying that other components of the main memory access pipeline, such as the aforementioned address pipeline and data pipeline, can also have the same configuration.
このように、本発明は、主記憶アクセスパイプ
ラインを備え、該パイプラインの特定の段からの
制御信号を取り出すことによつて、アクセスタイ
ムの異なる記憶装置との接続を可能とする計算機
システムにおいて、例えば、ソースレジスタパイ
プライン（SR／ASR）の途中の段数を増減する
選択回路を設けて、該パイプラインの後段での、
上記制御信号を取り出す位置を固定とするように
した所に特徴がある。 As described above, the present invention provides a computer system that is equipped with a main memory access pipeline and that makes it possible to connect to storage devices with different access times by extracting control signals from specific stages of the pipeline. For example, by providing a selection circuit that increases or decreases the number of stages in the middle of the source register pipeline (SR/ASR),
The feature is that the position from which the control signal is taken out is fixed.
以上、詳細に説明したように、本発明の主記憶
制御方式は、アクセスタイムの異なる複数個の主
記憶装置（MS）の内の１個を接続する機能を備
えた計算機システムにおいて、該接続する主記憶
装置（MS）のアクセスタイムに対応して、該計
算機システム内に設けられている主記憶アクセス
パイプライン（SR，ASR，…）１の途中の段数
を増減させる手段を設けることにより、該主記憶
アクセスパイプライン（SR，ASR，…）の後段
での信号取り出しタイミング位置を固定に保つよ
うにしたものであるので、個々の制御信号毎に選
択回路を設ける必要がなくなり、ハードウエア量
を削減できる効果がある。
As described above in detail, the main memory control method of the present invention is applicable to a computer system having a function of connecting one of a plurality of main memory devices (MS) having different access times. By providing means for increasing or decreasing the number of stages in the middle of the main memory access pipeline (SR, ASR,...) 1 provided in the computer system in accordance with the access time of the main memory (MS), Since the signal retrieval timing position at the subsequent stage of the main memory access pipeline (SR, ASR,...) is kept fixed, there is no need to provide a selection circuit for each individual control signal, reducing the amount of hardware. It has the effect of reducing
第１図は本発明の主記憶制御方式の原理ブロツ
ク図、第２図は本発明の一実施例を示した図、第
３図は従来の主記憶アクセスパイプラインの構成
例の概略を示した図、である。
図面において、１は主記憶アクセスパイプライ
ン、又はソースレジスタパイプライン（SR／
ASR）、１１は選択回路、１１ａ，１１ｂ，１１
ｃはデコーダ（DEC）、１１ｄ，…はアンド回
路、１１ｇはセレクタ（SEL）、１２は段数増減
手段、１２ａ〜１２ｃはアンド回路、１３は制御
信号生成回路、１ａ〜１ｄはソースレジスタパイ
プラインを構成しているシフトレジスタ、をそれ
ぞれ示す。
FIG. 1 is a principle block diagram of the main memory control method of the present invention, FIG. 2 is a diagram showing an embodiment of the present invention, and FIG. 3 is a schematic diagram of a configuration example of a conventional main memory access pipeline. Figure. In the drawing, 1 is the main memory access pipeline or source register pipeline (SR/
ASR), 11 is a selection circuit, 11a, 11b, 11
c is a decoder (DEC), 11d, ... are AND circuits, 11g is a selector (SEL), 12 is a stage number increase/decrease means, 12a to 12c are AND circuits, 13 is a control signal generation circuit, 1a to 1d are source register pipelines. The constituent shift registers are shown.
Claims (1)
（MS）の内の１個を、選択的に接続する機能を
備えた計算機システムにおいて、 該接続する主記憶装置（MS）のアクセスタイ
ムに対応して、該計算機システム内に設けられて
いる主記憶アクセスパイプライン（SR，ASR，
…）１の途中の段数を増減させる手段１２を設
け、 該主記憶アクセスパイプライン（SR，ASR，
…）１の後段での制御信号取り出しタイミング位
置を、固定に保つようにしたことを特徴とする主
記憶制御方式。[Claims] 1. In a computer system having a function of selectively connecting one of a plurality of main storage devices (MS) having different access times, The main memory access pipeline (SR, ASR,
...) 1 is provided to increase or decrease the number of stages in the middle of the main memory access pipeline (SR, ASR,
...) A main memory control method characterized in that the control signal take-out timing position in the subsequent stage of 1 is kept fixed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13422786A JPS62290949A (en) | 1986-06-10 | 1986-06-10 | Main storage control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13422786A JPS62290949A (en) | 1986-06-10 | 1986-06-10 | Main storage control system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62290949A JPS62290949A (en) | 1987-12-17 |
| JPH042977B2 true JPH042977B2 (en) | 1992-01-21 |
Family
ID=15123394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13422786A Granted JPS62290949A (en) | 1986-06-10 | 1986-06-10 | Main storage control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62290949A (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0444136A (en) * | 1990-06-11 | 1992-02-13 | Nec Corp | Memory access controller |
| JP3152312B2 (en) * | 1992-01-29 | 2001-04-03 | 富士通株式会社 | Data processing device and data processing method |
-
1986
- 1986-06-10 JP JP13422786A patent/JPS62290949A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62290949A (en) | 1987-12-17 |
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