JPH04284546A - データ処理装置及びそれを用いたシステム開発装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、データ処理技術、さ
らには命令プリフェッチ方式のマイクロプロセッサにお
ける実行命令の通知方式に適用して特に有効な技術に関
し、例えばノイマン型マイクロコンピュータに利用して
有効な技術に関する。

【０００２】

【従来の技術】従来提案されているマイクロコンピュー
タには、実行すべき命令以外にいくつかの命令を前もっ
て取り込んでおくプリフェッチ方式の命令レジスタを有
するようにされたものがある。このように、プリフェッ
チ方式の命令レジスタに予め複数の命令を取り込んでお
くことによって、プログラムの実行の高速化が可能にな
る。

【０００３】ところで、ユーザが新たにマイクロコンピ
ュータ・システムやそのソフトウェアを開発した場合、
エミュレーションを行なってデバッギングを行なうこと
が多い。

【０００４】そのようなエミュレーションにおいては、
プログラム中のある命令を実行した時点でプログラムの
実行を中断したり、ある時点からバス上のデータをメモ
リにトレースしたりする。そして、このトレースされた
メモリの内容を解析することで、プログラムの暴走要因
などを解明して、プログラムやシステムのデバッギング
が容易に行なえるようになる。

【０００５】そのため、エミュレーション中にデータバ
スやアドレスバスを監視して、ブレークポイントやトレ
ースポイントを検出することが行なわれる。

【０００６】前述したように前もって複数の命令をフェ
ッチする命令レジスタを有するマイクロコンピュータに
おいては、エミュレーションを行なう場合、実際のバス
上に現われる命令コードやアドレスは、実行中の命令の
ものとは異なることになる。そのため、正しいブレーク
ポイントでプログラムの実行を中断したり、所望の時点
からトレースを開始したりすることができないとともに
、エミュレーション後におけるトレース内容の解析が困
難になる。

【０００７】そこで、実行中のアドレスとプリフェッチ
・アドレスとの差を出力するピンを設けて、命令プリフ
ェッチ方式のマイクロコンピュータにおける実行中の命
令を外部で知ることができるようにした発明（特開昭６
２−１９７８３１号）や割込み機能を利用して１命令実
行ごとにプログラムの実行を中断し、マイクロプロセッ
サの内部状態を外部へ知らせる他の命令列を実行するよ
うにした発明（特開昭６１−２８６９３６号）が提案さ
れている。

【０００８】

【発明が解決しようとする課題】上記従来技術のうち、
実行命令のアドレスとプリフェッチ・アドレスとの差を
出力するピンを設ける方式にあっては、マイクロプロセ
ッサのピン数を増加させたり専用ピンを追加した別チッ
プを用意しなくてはならないためコストが高くなったり
開発期間が長くなるとともに、必要とする情報量の増加
に対応できないという欠点がある。

【０００９】一方、１命令実行ごとにプログラムを中断
する方式にあっては、リアルタイム性がなくなり、エミ
ュレーション中にシステムが暴走するおそれがある。

【００１０】本発明の目的は、ピン数を増加させたり、
複雑な外付け回路を設けることなく、命令プリフェッチ
方式のマイクロプロセッサにおいて、実行中の命令アド
レス等内部情報を外部へ知らせることができるようにす
ることにある。

【００１１】本発明の他の目的は、リアルタイム性を損
なうことなく内部情報を外部へ知らせることができると
ともに、必要とする情報量の増加に対する柔軟性の高い
マイクロプロセッサを提供することにある。

【００１２】本発明の他の目的は、予め複数の命令をフ
ェッチする命令レジスタや命令キャッシュを有するマイ
クロコンピュータのエミュレーションにおいて、正しい
ブレークポイントでのプログラムの実行を中断したり所
望の時点からトレースを開始したりすることが容易にで
きるインサーキットエミュレータを提供することにある
。

【００１３】本発明の他の目的は、システムやマイクロ
プロセッサのデバッグに必要なマイクロプロセッサ内部
の状態、例えば、演算結果が保持されるレジスタの内容
を外部で容易に知ることができる機構を提供することに
ある。

【００１４】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。

【００１５】

【課題を解決するための手段】本願にいて開示される発
明のうち代表的なものの概要を説明すれば、下記のとお
りである。

【００１６】すなわち、予め複数の命令を保持可能なバ
ッファもしくはメモリを有するマイクロプロセッサに、
ある所定の動作モードでは１命令実行ごとにプロセッサ
の内部情報を外部へ出力するための特殊バスサイクルを
挿入する機能を持たせるようにするものである。

【００１７】上記特殊バスサイクルの挿入機能は、外部
バス制御回路もしくはそれに付随する回路としてハード
ウェアで実現してもよいし、マイクロプログラム制御の
ようなファームウェアで実現してもよい。

【００１８】上記特殊バスサイクルで外部へ出力するプ
ロセッサ内部の情報としては、実行された命令のメモリ
空間上でのアドレス（物理アドレスよりも論理アドレス
が良い）、命令コードやプリフェッチされた命令群の中
の当該実行命令を識別するためのコードがある。

【００１９】

【作用】上記した手段によれば、命令プリフェッチ方式
のマイクロプロセッサを用いたシステムのエミュレーシ
ョンにおいて、いずれの命令が実行されたか外部で容易
に知ることができるため、正確なエミュレーション制御
が可能になるとともに、トレースデータの解析が容易と
なりデバック効率が向上する。

【００２０】また、本来不用な特殊バスサイクルが挿入
されるため、完全なリアルタイム性はないが、挿入され
るのは１サイクルのみであるため、割込み機能等で所定
の命令列を実行して内部情報を外部へ知らせる従来方式
に比べると、リアルタイム性はほとんど損なわれない。

【００２１】

【実施例】図１には本発明を命令プリフェッチ方式のマ
イクロプロセッサに適用した場合の一実施例が示されて
いる。

【００２２】特に制限されないが、図１に示されている
各回路ブロックは単結晶シリコン基板のような一個の半
導体チップ上において形成される。

【００２３】この実施例のマイクロプロセッサには、特
に制限されないが、各々１６ビット長の命令コードを２
つ保持可能な２個のＦＩＦＯ方式の命令バッファ１０ａ
，１０ｂが設けられている。また、バスサイクルを制御
する外部バス制御回路１１が設けられており、この外部
バス制御回路１１には、３０ビットのアドレスバスＡＤ
Ｂと３２ビットのデータバスＤＴＢが接続可能にされて
いる。外部バス制御回路１１には、データバスＤＴＢを
介して外部のメモリから一度に３２ビット幅で命令コー
ドやデータを取り込むようにされている。そして、命令
フェッチサイクルで一度に取り込まれた３２ビット幅の
命令コードは、１６ビットずつ２つに分割され、上記２
つの命令バッファ１０ａ，１０ｂにそれぞれ格納される
。

【００２４】なお、この実施例のマイクロプロセッサの
命令語長は１６ビット×ｎ（ｎは正の自然数）の可変長
である。また、この実施例では、外部バス制御回路１１
は４ビットのバイトコードＢＣ０〜ＢＣ３を生成して出
力可能に構成されており、１６ビット単位の命令の取込
みやバイト単位でのデータのリード・ライトもできる。 このバイトコードＢＣ０〜ＢＣ３は、通常は命令フエッ
チポインタ１５ａの下位１ビットもしくは内部バス１８
を介して演算処理部１７より供給される３２ビットのア
ドレスの下位２ビットに基づいて生成される。

【００２５】上記命令バッファ１０ａ，１０ｂに格納さ
れた命令コードはセレクタ１２を介して１６ビット幅の
命令デコーダ１３または３２ビット幅の即値生成回路１
４へ選択的に供給可能にされている。上記セレクタ１２
は、命令コードポインタ１５ｂを有する命令アドレス制
御回路１５から制御信号ＳＣによって適切なタイミング
で切り換えが行なわれる。

【００２６】命令デコーダ１３は供給された命令コード
をデコードして、命令長を検出して信号ＷＬによって上
記命令アドレス制御回路１５へ知らせたり、マイクロプ
ログラム制御方式の演算制御回路１６に起動をかける。 演算制御回路１６は演算器すなわち算術論理演算ユニッ
トや汎用レジスタ群を有する演算処理部１７に対する制
御信号を形成し、命令デコーダ１３に保持されている命
令コードに対応する処理を実行させる。

【００２７】演算結果は、６４ビット幅（３２ビット幅
が２組）の内部バス１８を介して、外部バス制御回路１
１または命令アドレス制御回路１５に供給される。また
、外部メモリより読み込まれたデータは内部バス１８を
介して演算処理部１７に供給される。外部からデータを
読み込むとき、外部にデータを書き込むときあるいは外
部から命令を読み込むときには、演算制御回路１６から
外部バス制御回路１１に対して、データアクセス要求信
号ＤＡＲが供給される。

【００２８】この実施例では、上記命令アドレス制御回
路１５内に、命令フェッチアドレスを保持する命令フェ
ッチポインタ１５ａとは別個に、上記命令バッファ１０
ａ，１０ｂに取り込まれた命令コードのうちいずれを実
行すべきか指示する３１ビット幅の命令コードポインタ
１５ｂと、実行される命令の先頭アドレスを保持するプ
ログラムカウンタ１５ｃが設けられており、この命令コ
ードポインタ１５ｂの最下位の１ビットがセレクタ制御
信号ＳＣとして上記セレクタ１２に供給される。命令コ
ードポインタ１５ｂは、命令デコーダ１３からの実行命
令の語長を示す信号ＷＬに基づいて命令語長分だけ自動
的にインクリメントされる。

【００２９】一方、命令フェッチポインタ１５ａに保持
されている３１ビット長の命令フェッチアドレスは外部
バス制御回路１１に供給されており、外部バス制御回路
１１はこのうち上位３０ビットを外部アドレスバスＡＤ
Ｂ上に出力する。命令フェッチポインタ１５ａは命令バ
ッファ１０ａ，１０ｂが一杯になるまで自動的に更新さ
れる。

【００３０】分岐命令のときは、演算処理部１７から供
給される分岐先アドレスが、命令コードポインタ１５ｂ
にセットされるとともにプログラムカウンタ１５ｃにも
セットされる。プログラムカウンタ１５ｃは、３１ビッ
ト幅に構成されており、例えばデータ位置が相対アドレ
スで示されている場合、このプログラムカウンタ１５ｃ
の値が内部バス１８を介して演算処理部１７に送られて
ディスプレースメント（オフセット）を加算して得られ
た値がアドレスとして外部へ出力される。即値生成回路
１４は、３２ビット幅に構成されており、命令デコーダ
１３からの制御信号によって命令語中から即値を抽出し
て演算処理部１７に渡す。

【００３１】この実施例では、上記外部バス制御回路１
１に付随して特殊バスサイクル発生回路１９が設けられ
ている。

【００３２】また、演算制御回路１６から１命令終了ご
とに命令実行終了信号ＥＮＤが特殊バスサイクル発生回
路１９と命令アドレス制御回路１５に供給される。この
信号を受けると命令コードポインタの値（実行命令アド
レス）がプログラムカウンタ１５ｃにロードされ、最下
位ビットが特殊バスサイクル発生回路１９に供給される
。また、このとき命令バッファ１０ａ，１０ｂがクリア
される。

【００３３】一方、特殊バスサイクル発生回路１９は外
部から特殊バスサイクル発生要求ＳＢＲのようなモード
指定信号を受けると有効にされ、１命令の実行終了を知
ると、外部バス制御回路１１に対し、次に実行する命令
（１６ビット×ｎ（ｎは自然数））の先頭が同時に取り
込まれた３２ビット長の命令コードの上位側であるのか
下位側であるかを外部へ出力するための特殊バスサイク
ルを挿入するように制御信号を与える。

【００３４】ただし、外部バス制御回路１１は特殊バス
サイクルを優先させるか、他のバスサイクル（データサ
イクル等）を優先させるか判断する機能を有している。

【００３５】この実施例のマイクロプロセッサは、特殊
バスサイクルによって、プログラムカウンタ１５ｃの最
下位ビットに対応する信号をバイトコードＢＣ０〜ＢＣ
３によって出力することで、次に実行する命令が３２ビ
ットのうち上位側か下位側かを示す。しかもこの実施例
では特殊バスサイクル挿入時に命令バッファ１０ａ，１
０ｂをクリアしているので、次の命令コードは一度フェ
ッチされていても次のサイクルで改めてフェッチし直さ
れる。従って、特殊バスサイクルの次のサイクルでのデ
ータバス上の信号を見れば実行される命令コードも知る
ことができる。

【００３６】ただし、特殊バスサイクル挿入時にプログ
ラムカウンタ１５ｃの最下位ビットに対応する情報のみ
出力する代わりに、特殊バスサイクルでプログラムカウ
ンタ１５ｃの全ビットを出力するようにしてもよい。そ
の場合、アドレスバスＡＤＢとバイトコードＢＣ０〜Ｂ
Ｃ３を併用すればよい。このようにすれば、命令バッフ
ァ１０ａ，１０ｂをクリアしなくても次の実行命令を外
部で知ることができる。

【００３７】さらに、この実施例のマイクロプロセッサ
は、特殊バスサイクル実行時にそのバスサイクルが特殊
バスサイクルであることを、３ビットのバスアクセスタ
イプ信号ＢＡＴ０〜ＢＡＴ２で示すようにされている。 このバスアクセスタイプ信号ＢＡＴ０〜ＢＡＴ２は、特
殊バスサイクル以外にも、命令取り込みサイクル、デー
タ書込みサイクル、データ読込みサイクルあるいはコプ
ロセッサに対するコマンド送信サイクル等を識別するた
めに使用される。

【００３８】なお、上記実施例では特殊バスサイクル発
生回路１９が外部バス制御回路１１に付随すると説明し
たが、特殊バスサイクル発生回路１９が外部バス制御回
路１１に内蔵もしくは外部バス制御回路１１と一体的に
構成されていてもよい。

【００３９】また、この実施例のマイクロプロセッサに
おいては、割込み要求があったとき要求元に特殊バスサ
イクルを使って応答を返すようにされており、そのとき
アドレスバスＡＤＢ上に割込みレベル０〜６を示すコー
ド（下位３ビットが０００，００１，０１０，０１１，
１００，１０１，１１０）をのせるようにされている。 そこで、この実施例では次に実行される命令の上位／下
位を知らせる特殊バスサイクルでは、割込み応答のため
の特殊バスサイクルと区別するため、アドレスバスＡＤ
Ｂ上の下位３ビットが１１１なるコード（アドレスとし
ては１６進数で００００００１Ｃ）をのせるようにされ
ている。

【００４０】さらに、上記実施例では命令実行直前に上
位／下位を知らせる特殊バスサイクルを入れているが、
例えば図１の実施例のマイクロプロセッサで命令コード
ポインタ１５ｂからプログラムカウンタ１５ｃへの命令
アドレスのロードと同時に前の命令アドレスの最下位ビ
ットが特殊バスサイクル発生回路１９に送られてラッチ
されるような構成にすることによって、命令実行サイク
ルの後に特殊バスサイクルを挿入し、実行した命令が上
位または下位のいずれであったかを次のバスサイクルで
外部へ知らせるようにすることもできる。

【００４１】図９には、図１のマイクロプロセッサの外
部バス制御回路１１と特殊バスサイクル発生回路１９の
一例が示されている。

【００４２】図９において、１０１はアドレス出力レジ
スタ，１０２は特殊アドレス発生回路，１０３は通常／
特殊サイクル切換え回路，１０４はバイトコード発生回
路，１０５しバスアクセスタイプ発生回路，１０６はデ
ータ入力レジスタ，１０７はデータ出力レジスタ，１０
８と１０９はセレクタ，１１０は割込み受付け回路であ
る。

【００４３】アドレス出力レジスタ１０１は、演算処理
部１７から内部バス１８を介して供給される外部メモリ
のデータをアクセスするための３２ビットのアドレスを
保持する。セレクタ１０８は、アドレス出力レジスタ１
０１の出力と命令フェッチアドレスを保持している命令
フェッチポインタ１５ａの出力とのいづれか一方を、命
令実行部２０から出力されるバスアクセスタイプ信号の
うちデータをアクセスするのか命令をアクセスするのか
を示すデータ・インストラクション信号ＤＩによって選
択する。この実施例では、命令フェッチポインタ１５ａ
の出力は３１ビット長であるので、セレクタ１０８が命
令フェッチポインタ１５ａの出力を選択した場合は、セ
レクタ１０８の出力の最下位ビットを“０”にして３２
ビット長にする機能をセレクタ１０８は有する。

【００４４】特殊アドレス発生回路１０２は、割込み受
付け回路１１０の出力の割込み要求レベルと特殊バスサ
イクル要求信号ＳＢＲによって、特殊バスサイクルでア
ドレスバスＡＤＢに出力する特殊アドレスを生成する。 割込み受付け回路１１０は、外部からの割込み要求レベ
ル信号とマイクロプロセッサ内の割込みマスクレベルと
を比較して、割込みを受け付けるかどうかを判定する回
路である。割込みを受け付けた場合は、受け付けたレベ
ルを特殊アドレス発生回路１０２に供給するとともに、
割込みを受け付けたことを示す割込み許可信号ＩＮＴを
アクティブにする。　　通常／特殊サイクル切替え回路
１０３は、割込み許可信号ＩＮＴ，データアクセス要求
信号ＤＡＲ，特殊バスサイクル発生要求信号ＳＢＲ及び
命令実行終了信号ＥＮＤを受けて、セレクタ１０８の出
力と特殊アドレス発生回路１０２の出力とのいづれか一
方をセレクタ１０９で選択するための信号ＮＳ，割込み
サイクルであることを示すＩＮＴＣ及び特殊バスサイク
ルであることを示す信号ＳＢＣを生成する。

【００４５】バイトコード発生回路１０４は、３２ビッ
トのアドレスの下位２ビット，命令実行部２０から出力
されるアクセスするデータの幅を示す信号ＤＷ，割込み
サイクルであることを示すＩＮＴＣ，特殊バスサイクル
であることを示す信号ＳＢＣ及びプログラムカウンタ１
５ｃの最下位ビットによって、各サイクルに必要なバイ
トコードデータをバイトコード出力回路へ供給する。こ
の実施例では、特殊バスサイクルにおいて、プログラム
カウンタ１５ｃの最下位ビットによって、次に実行する
命令の先頭が同時に取り込まれた３２ビット長の命令コ
ードの上位側であるのか下位側であるのかを外部へ出力
するためのバイトコードを出力する。

【００４６】バスアクセスタイプ発生回路１０５は、割
込みサイクルであることを示すＩＮＴＣ、特殊バスサイ
クルであることを示す信号ＳＢＣ及び命令実行部２０か
ら出力されるバスアクセスタイプ信号によって、バスア
クセスタイプデータをバスアクセスタイプ出力回路に供
給する。この実施例では、割込みサイクル及び特殊バス
サイクルにおいて、バスアクセスタイプ信号ＢＡＴ０〜
ＢＡＴ２には“０１０”が出力される。

【００４７】データ入力レジスタ１０６及びデータ出力
レジスタ１０７は、内部バス１８とデータ入出力回路の
インタフェーイスであり、入力及び出力データを一時的
に保持するレジスタである。

【００４８】この実施例では、アドレス出力レジスタ１
０１が内部バス１８とセレクタ１０８との間に位置して
いるが、セレクタ１０８とセレクタ１０９との間あるい
はセレクタ１０９とアドレスバス出力回路との間に位置
してもよい。

【００４９】図１０には、図１のマイクロプロセッサの
外部バス制御回路１１と特殊バスサイクル発生回路１９
で制御されるバスサイクルの状態遷移図の一例が示され
ている。

【００５０】図１には図示されていないマイクロプロセ
ッサを初期化する信号ＲＥＳＥＴにより、状態Ｔｉに入
る。状態Ｔｉでは、バスサイクルはアイドル状態であり
、データアクセス要求信号ＤＡＲ，特殊バスサイクル要
求信号ＳＢＲ，命令実行終了信号ＥＮＤ及び割込み許可
信号ＩＮＴの組合わせにより、通常バスサイクル（状態
Ｔ０及び状態Ｔ１），特殊バスサイクル（状態Ｔ０Ｓ及
び状態Ｔ１Ｓ）並びに割込み開始状態Ｔ２に遷移する。 状態Ｔ０から状態Ｔ１，状態Ｔ０Ｓから状態Ｔ１Ｓ及び
状態Ｔ２から状態Ｔ０Ｓへは、無条件で遷移する。

【００５１】なお、この実施例では、特に制限はされな
いが、割込みサイクルは特殊バスサイクル（状態Ｔ０Ｓ
及び状態Ｔ１Ｓ）の一つであり、また、特殊バスサイク
ル（状態Ｔ０Ｓ及び状態Ｔ１Ｓ）では、命令実行終了信
号ＥＮＤは発生しないようになっている。さらに、この
実施例では、特に制限はされないが、割込み許可信号Ｉ
ＮＴと特殊バスサイクル要求信号ＳＢＲが同時に発生し
た場合は、割込み許可信号ＩＮＴが優先されるようにな
っている。また、この実施例では、通常バスサイクル及
び特殊バスサイクルは外部条件なく自動的に終了するよ
うになっているが、例えば、外部メモリからのアクノリ
ッジ信号等でバスサイクルが終了するようにしてもよい
。この場合、アクノリッジ信号が入力されるまで状態Ｔ
１又は状態Ｔ１Ｓの状態を続ける。

【００５２】図２には、上記マイクロプロセッサを用い
たシステムにおいて一例として次のようなプログラムを
実行した場合の各バスの動作タイミングが示されている
。

【００５３】 　　０００００１００　　　　　　　　　　　　　　　
　　　ＢＥＱ　　ＬＡＢＥＬ１　　　　　　　　　： 　　　　　　　　　： 　　００００１０００　　　　　　　　　　　　　　　
　　　ＭＯＶ　　＃４，Ｒ０．ｗ　　　…………　ａ　
　００００１００２　　ＬＡＢＥＬ１　：　ＡＤＤ　　
＃１，Ｒ０．ｗ　　　…………　ｂ　　００００１００
４　　　　　　　　　　　　　　　　　　ＭＯＶ　　Ｒ
１．ｗ，＠Ｒ０．ｈ　　……　ｃ　　００００１００６
　　　　　　　　　　　　　　　　　　ＭＯＶ　　Ｒ１
．ｗ，Ｒ２．ｗ　　………　ｄ上記プログラムにおける
１００番地の命令ＢＥＱは分岐命令で、この命令の実行
でＬＡＢＥＬ１（アドレス１００２番地）へジャンプす
るときの動作タイミングが図２に示されている。

【００５４】図２を参照すると、命令ａ，ｂの取込を行
なうバスサイクルＳ２の直前のバスサイクルＳ１でバス
アクセスタイプ信号ＢＡＴ０〜ＢＡＴ２が“０１０”と
されて出力され、特殊バスサイクルであることが分かる
ようにされている。そして、このバスサイクルＳ１中に
バイトコードＢＣ０〜ＢＣ３（１１０１）によって、次
に取り込まれる３２ビットの命令コードのうち実行され
る命令の先頭バイト位置が明示される。図ではＢＣ０〜
ＢＣ３のうち“０”が立っているところが実行される命
令の先頭位置であることを示している。そして、次のバ
スサイクルＳ２ではデータバスを介して命令コードａと
ｂが取り込まれている（命令レジスタがクリアされてい
るので取り込みと同時に実行される）。これによりバス
サイクルＳ２で実行される命令はｂ（ＡＤＤ　　＃１，
Ｒ０．ｗ）であることが分かる。

【００５５】図２の動作タイミングでは、バスサイクル
Ｓ２の次のバスサイクルＳ３に再び特殊バスサイクルが
挿入され、その次のバスサイクルＳ４で実行される命令
が、取込まれる命令語（３２ビット）のうち上位／下位
いずれであるかを外部へ知らせている。

【００５６】図２では、特殊バスサイクルＳ３でバイト
ＢＣ０〜ＢＣ３が０１１１とされているので、次のバス
サイクルＳ４で取り込まれる命令ｃ，ｄのうち実行され
るのは命令ｃ（ＭＯＶ　　Ｒ１．ｗ，＠Ｒ０．ｈ）であ
ることが分かる。この命令ｃはデータ転送命令であるた
め、バスサイクルＳ５でデータ書込みサイクルが実行さ
れてから命令実行終了信号ＥＮＤが出ることになる。そ
のため、次のバスサイクルＳ６に特殊バスサイクルが挿
入されているのが図２より分かる。

【００５７】図１１には、プログラムカウンタ１５ｃの
最下位ビットのデータとバイトコードＢＣ０〜ＢＣ３と
の関係、メモリのアドレスとバイトコードＢＣ０〜ＢＣ
３との対応及び上記プログラムの命令ａ〜ｄのメモリ上
の配置が示されている。

【００５８】この実施例では、命令長は１６ビットの正
の整数倍であるので命令の先頭位置は常に偶数アドレス
である。したがって、特殊バスサイクル時のバイトコー
ドはＢＣ０又はＢＣ２のみが“０”になる。なお、命令
フェッチサイクル時のバイトコードＢＣ０〜ＢＣ３は“
００００”である。

【００５９】図１２には、図２の特殊バスサイクル（バ
スサイクルＳ１，Ｓ３，Ｓ６）のバイコードＢＣ０〜Ｂ
Ｃ３と特殊バスサイクルの次のバスサイクル（Ｓ２，Ｓ
４，Ｓ７）で出力されるアドレスバスＡＤＢ上のアドレ
スによって示される特殊バスサイクルの次のバスサイク
ルで実行される命令のメモリ上の先頭位置が斜線で示さ
れている。このように、特殊バスサイクルのバイトコー
ドＢＣ０〜ＢＣ３、特殊バスサイクルの次のバスサイク
ルのアドレスバスＡＤＢ及びデータバスＤＴＢ等を監視
することにより、図１のマイクロプロセッサの実行命令
を外部から知ることができる。

【００６０】図２には１ワード（１６ビット長の）命令
が実行される場合のみ示されているが、２ワード以上の
命令実行のときは、上記バスサイクルＳ４，Ｓ５のよう
に２以上の命令サイクルが連続することになる。

【００６１】なお、上記実施例のマイクロプロセッサは
命令をすべて外部から取込む方式とされているが、内部
にキャッシュメモリを設けて、内部から命令を取込む方
式としてもよい。ただし、その場合、命令バッファに取
り込まれる命令を外部から知ることができないので、特
殊バスサイクル挿入モードではキャッシュメモリの動作
を停止させ、外部から命令を取り込ませるようにする必
要がある。従って、外部から供給される特殊バスサイク
ル要求信号ＳＢＲを、キャッシュメモリの動作を停止さ
せるための要求信号と兼ねさせるようにするとよい。

【００６２】図３には上記実施例のマイクロプロセッサ
を用いたマイクロコンピュータシステム（ユーザシステ
ム）のエミュレーションを行なうインサーットエミュレ
ータのシステム構成例を示す。

【００６３】図３において、１はユーザが開発しデバッ
グ対象となるユーザシステムとしてのマイクロコンピュ
ータシステムボード、２はエミュレータボックスであり
、図１３に示されるように、上記ユーザシステム１上の
マイクロプロセッサの機能を代行する代行マイクロプロ
セッサ４１やエミュレーション中ユーザシステムのバス
上の信号をサンプリングして蓄積するトレースメモリ２
１，エミュレーションや各種デバッグ機能を実現するた
めのエミュレーション制御部２０３，プログラムの実行
開始やトレースの停止条件を設定し、条件が成立したと
きにプログラムもしくはトレースを停止させるブレーク
ポイント制御部２０４，ユーザシステムにメモリが用意
されていない場合に貸し出される代行メモリ２０５等が
内蔵されている。このエミュレータボックス２はその本
体から延長されたケーブル３の先端のコネクタ３ａが、
ユーザシステム１上に設けられたターゲットプロセッサ
用のソケットに挿入されることによりユーザシステムに
接続される。これとともに、エミュレータボックス２は
その本体から延長された別のケーブル４を介して、ホス
トコンピュータとの間のデータ通信を行なうシリアルイ
ンターフェイス２０６やその制御を司るマイクロコンピ
ュータ（制御用ＣＰＵ）２０７，フロッピーディスクド
ライバ５ａ等が内蔵されたエミュレータ本体５に接続さ
れている。ホストコンピュータとして、ミニコンピュー
タやパーソナルコンピュータが使用できる。

【００６４】なお、上記エミュレータ本体５からは、プ
リンタ接続用ケーブル６ａ，ホストコンピュータ接続用
ケーブル６ｂ，ＣＲＴ表示装置接続用ケーブル６ｃが延
設されている。７はユーザシステム１上から任意の信号
をサンプリングするためのプローブである。

【００６５】図４には、上記ユーザシステム１の一構成
例と、これに接続されたエミュレータのうちトレースメ
モリのみが代表的に示されている。

【００６６】図４において、４１が図１に示されている
本発明に係るマイクロプロセッサで、このマイクロプロ
セッサ４１にはアドレスバスＡＤＢやデータバスＤＴＢ
、制御バスＣＴＢ等からなるシステムバス４２を介して
、プログラムやデータが格納されたメモリ４３、ハード
ディスクコントローラ等の周辺デバイス４４、トレース
メモリ２１、特殊バスサイクル要求信号ＳＢＲを発生さ
せるコントロールスイッチ４５等が接続されている。

【００６７】なお、図４ではＣＰＵ４１、コントロール
スイッチ４５がユーザシステム側に位置しているが、エ
ミュレータボックス２側に位置し、ＣＰＵ４１が代行マ
イクロプロセッサとして動作するようにしてもよい。

【００６８】下記には、図３のインサーキットエミュレ
ータにより図１の実施例のマイクロプロセッサを用いた
ユーザシステム１のエミュレーションを行なってトレー
スメモリ２１内に蓄積されたデータの一部が示されてい
る。

【００６９】 　　　　　　　　ＡＢ　　　　　　　　　　　　　　　
　ＤＢ　　　　　　　　　　　　ＢＣ　　　　Ｒ／Ｗ　
　　　ＢＡＴ　　０００２７８３０　　　　０００Ａ０
００７　　　　００００　　　　Ｒ　　　　　　ＰＧＭ
　　０００２７８３４　　　　０００３８８１１　　　
　００００　　　　Ｒ　　　　　　ＰＧＭ　　０００２
７８３８　　　　Ｄ００Ｃ０００Ｆ　　　　００００　
　　　Ｒ　　　　　　ＰＧＭ　　０００９１０００　　
　　００００３０３０　　　　１１１０　　　　Ｒ　　
　　　　ＤＡＴ　　０００２７８３Ｃ　　　　２０１１
Ｄ００Ｃ　　　　００００　　　　Ｒ　　　　　　ＰＧ
Ｍ　　　　００００００１Ｃ　　　　ＦＦＦＦＦＦＦＦ
　　　　０１１１　　　　Ｒ　　　　　　Ｉ／Ｐ　　０
００２７８３８　　　　Ｄ００Ｃ０００Ｆ　　　　００
００　　　　Ｒ　　　　　　ＰＧＭ　　０００２７８３
Ｃ　　　　２０１１Ｄ００Ｃ　　　　００００　　　　
Ｒ　　　　　　ＰＧＭ　　　　０００２７８４０　　　
　０００Ａ８０１１　　　　００００　　　　Ｒ　　　
　　　ＰＧＭ　　０００２７８４４　　　　０２Ｆ６０
０００　　　　００００　　　　Ｒ　　　　　　ＰＧＭ
　　　　００００００１Ｃ　　　　ＦＦＦＦＦＦＦＦ　
　　　１１０１　　　　Ｒ　　　　　　Ｉ／Ｐ　　００
０２７８３Ｃ　　　　２０１１Ｄ００Ｃ　　　　０００
０　　　　Ｒ　　　　　　ＰＧＭ　　０００２７８４０
　　　　０００Ａ８０１１　　　　００００　　　　Ｒ
　　　　　　ＰＧＭ　　０００２７８４４　　　　０２
Ｆ６００００　　　　００００　　　　Ｒ　　　　　　
ＰＧＭ　　０００２７３８Ｃ　　　　２０１１Ｄ００Ｃ
　　　　００００　　　　Ｒ　　　　　　ＰＧＭ　　０
００２７８４０　　　　０００Ａ８０１１　　　　００
００　　　　Ｒ　　　　　　ＰＧＭ　　０００２７８４
４　　　　０２Ｆ６００００　　　　００００　　　　
Ｒ　　　　　　ＰＧＭ　　０００２７８４８　　　　０
０１２Ｄ００Ｃ　　　　００００　　　　Ｒ　　　　　
　ＰＧＭ　　０００２７８４Ｃ　　　　００３７００１
１　　　　００００　　　　Ｒ　　　　　　ＰＧＭ　　
　　００００００１Ｃ　　　　ＦＦＦＦＦＦＦＦ　　　
　０１１１　　　　Ｒ　　　　　　Ｉ／Ｐ　　０００２
７８４４　　　　０２Ｆ６００００　　　　００００　
　　　Ｒ　　　　　　ＰＧＭ　　０００２７８４８　　
　　００１２Ｄ００Ｃ　　　　００００　　　　Ｒ　　
　　　　ＰＧＭ　　０００２７８４Ｃ　　　　００３７
００１１　　　　００００　　　　Ｒ　　　　　　ＰＧ
Ｍ　　０００２７８５４　　　　６８５ＣＤ００Ｃ　　
　　００００　　　　Ｒ　　　　　　ＰＧＭ　　０００
２７８５８　　　　００３０００１１　　　　００００
　　　　Ｒ　　　　　　ＰＧＭ　　０００２７８５Ｃ　
　　　Ｄ０１１８８０Ａ　　　　００００　　　　Ｒ　
　　　　　ＰＧＭ　　　　００００００１Ｃ　　　　Ｆ
ＦＦＦＦＦＦＦ　　　　１１０１　　　　Ｒ　　　　　
　Ｉ／Ｐ　　０００２７８５４　　　　６８５ＣＤ００
Ｃ　　　　００００　　　　Ｒ　　　　　　ＰＧＭ　　
０００２７８５８　　　　００３０００１１　　　　０
０００　　　　Ｒ　　　　　　ＰＧＭ　　０００２７８
５Ｃ　　　　Ｄ０１１８８０Ａ　　　　００００　　　
　Ｒ　　　　　　ＰＧＭ　　０００２７８６０　　　　
０００７０００３　　　　００００　　　　Ｒ　　　　
　　ＰＧＭ　　　　００００００１Ｃ　　　　ＦＦＦＦ
ＦＦＦＦ　　　　０１１１　　　　Ｒ　　　　　　Ｉ／
Ｐ　　０００２７８５Ｃ　　　　Ｄ０１１８８０Ａ　　
　　００００　　　　Ｒ　　　　　　ＰＧＭ　　０００
２７８６０　　　　０００７０００３　　　　００００
　　　　Ｒ　　　　　　ＰＧＭ　　０００２７８６４　
　　　Ｄ０１１８８０Ａ　　　　００００　　　　Ｒ　
　　　　　ＰＧＭ　　０００９１０００　　　　３０３
０３０３０　　　　１１１０　　　　Ｗ　　　　　　Ｄ
ＡＴ　　０００２７８６８　　　　０００７０００２　
　　　００００　　　　Ｒ　　　　　　ＰＧＭ　　００
００００１Ｃ　　　　ＦＦＦＦＦＦＦＦ　　　　０１１
１　　　　Ｒ　　　　　　ＰＧＭ上記データ列において
、符号ＡＢで示されている欄に属するデータはアドレス
バス上よりサンプリングされたデータ群（絶対アドレス
）、符号ＤＢで示されている欄に属するデータはアドレ
スバス上よりサンプリングされたデータ群、符号ＢＣで
示されている欄に属するデータはバイトコードＢＣ０〜
ＢＣ３をサンプリングしたデータ群、Ｒ／Ｗはリードラ
イト制御信号、ＢＡＴはバスアクセスタイプ信号をサン
プリングして理解し易いような符号に直して表示したも
のである。上記データ列において、ＢＡＴ欄にＰＧＭと
付されている行のＤＢ欄のコードが命令コードで、ＤＡ
Ｔと付されている行のＤＢ欄のコードがリード・ライト
データである。また、ＢＡＴ欄にＩ／Ｐと付されている
行にあるデータが特殊バスサイクル中にサンプリングし
たデータである。この行のＢＣ欄を見ることによって次
のデータ行のＤＢ欄の命令コードのうち上位／下位のい
ずれが実行されたのか知ることができる。

【００７０】図５には本発明の第２の実施例が示されて
いる。

【００７１】この実施例のマイクロプロセッサは、命令
バッファ１０と命令デコーダ１３および命令実行部２０
が４組設けられ、一度に４つの命令を取り込んで、同時
に４つの命令を並列処理できるようにされている。これ
によって、マイクロプロセッサの処理速度が向上される
。

【００７２】ただし、このように４つの命令を並行処理
できるようにしたとしても、実際には同時に取り込んだ
４つの命令のうちある命令は他の命令が実行された結果
を待つ場合があるので必ず同時に実行されるわけではな
い。従って、たとえ命令バッファ１０が１段のみであっ
てもどの命令が実行されるか外部からは分からない。そ
こで、この実施例では、外部からの特殊バスサイクル発
生要求信号ＳＢＲが入った場合に、１命令サイクル終了
ごとに次に実行される命令を外部のデータバス上に出力
させるための特殊バスサイクルを挿入する特殊バスサイ
クル発生回路１９が設けられている。

【００７３】この特殊バスサイクル発生回路１９には、
４つの命令実行部２０ａ〜２０ｄから命令実行終了時に
それぞれ命令実行終了信号ＥＮＤ１〜ＥＮＤ４が供給さ
れるようにされている。また、上記命令実行終了信号Ｅ
ＮＤ１〜ＥＮＤ４は命令アドレス制御回路１５にも供給
されている。この命令アドレス制御回路１５内にはプロ
グラムカウンタとこのプログラムカウンタ内のアドレス
からの相対値で命令アドレスを示す４つの命令ポインタ
が設けられており、命令実行終了信号ＥＮＤ１〜ＥＮＤ
４を受けると、対応する命令ポインタのみ更新される。 そしてポインタの値が特殊バスサイクル発生回路１９に
送られることにより、いずれの命令が実行されるか示す
信号がバス制御信号ＢＣＴ上に出力される。

【００７４】この実施例のマイクロプロセッサは固定長
命令形式に特に有効である。

【００７５】図６には図５の実施例のマイクロプロセッ
サの変形例が示されている。

【００７６】この実施例のマイクロプロセッサは、命令
バッファ１０ａ〜１０ｄと命令デコーダ１３ａ〜１３ｄ
との間に切換回路３１が付加されている点のみ図５の実
施例と異なる。

【００７７】この実施例では、命令バッファ１０ａ〜１
０ｄと命令デコーダ１３ａ〜１３ｄが一対一の関係にな
く、各命令バッファ１０ａ〜１０ｄに取り込まれた命令
コードは、いずれの命令デコーダにも供給可能にされて
いる。従って、同時に取り込まれた４つの命令のうち一
部が先に実行終了した場合、空いた命令デコーダに次の
命令コードを入れてやることにより効率よく命令を処理
することができる。

【００７８】この実施例のマイクロプロセッサにも特殊
バスサイクル発生回路１９が設けられており、次に実行
される命令のコードと命令アドレスが外部に出力可能に
されている。

【００７９】図７には、本発明をキャッシュメモリ内蔵
のマイクロプロセッサに適用した場合の実施例が示され
ている。マイクロプロセッサ全体の構成は図１のものと
ほぼ同じである。以下、ハードウェアの違いを説明する
。

【００８０】図７において、２２はマイクロプロセッサ
に内蔵されたキャッシュメモリである。外部バス制御回
路１１は、命令コードを命令バッファ１０に供与する機
能および命令実行部２０からのデータアクセス要求信号
ＤＡＲに従って外部にデータあるいは命令をアクセスす
る機能を有する。また、命令取込みの際に先ずキャッシ
ュメモリ２２をアクセスし、ヒットしたときはキャッシ
ュメモリ内の命令コードを命令バッファ１０へ供与し、
ミスヒットしたときはアドレスバスＡＤＢをアクセスし
て外部のメモリに命令を取りに行く機能を有している。

【００８１】なお、一致制御は外部メモリとキャッシュ
メモリのデータの整合性を保つためのもので、外部メモ
リに対するデータの更新を監視し、キャッシュメモリに
保持しているデータアドレスと一致するとキャッシュメ
モリの該当データをパージする。

【００８２】特に制限されないが、外部バス制御回路１
１は、命令アドレス制御回路１５または演算処理部１７
より内部バス１８を介して供給される論理アドレスを物
理アドレスに変換するアドレス変換テーブル（ＴＬＢ：
Ｔｒａｎｓｌａｔｉｏｎ　Ｌｏｏｋ−ａｓｉｄｅＢｕｆ
ｆｅｒｓ）１１ａを有している。

【００８３】この実施例では固定長命令形式のマイクロ
プロセッサを考えており、そのため命令アドレス制御回
路１５は、命令フェッチポインタ１５ａとプログラムカ
ウンタ１５ｃを備えている。

【００８４】さらに、この実施例のマイクロプロセッサ
では、特殊バスサイクル発生回路１９によって挿入され
る特殊バスサイクルで、実行された命令のコードをデー
タバスＤＴＢ上に出力するとともにプログラムカウンタ
１５ｃ内の論理アドレスを命令識別アドレスとしてアド
レスバスＡＤＢ上に出力するように構成されている。次
に、上記マイクロプロセッサの動作について説明する。

【００８５】外部バス制御回路１１は、命令フェッチポ
インタ１５ａの示すアドレスを先ずアドレス変換テーブ
ル１１ａで物理アドレスに変換し、それをキャッシュメ
モリ２２に送って検索し、ヒット信号Ｈを得るとキャッ
シュメモリ２２から命令コードを読み出し、命令バッフ
ァ１０へ供給する。命令バッファ１０に取り込まれた命
令コードは命令デコーダ１３に転送されてデコードされ
、命令の種別、アドレッシングモードの認識、即値生成
、演算制御情報等が抽出される。この情報により、命令
実行部２０がデータの転送や演算等の処理を行なう。

【００８６】なお、命令デコーダ１３には、現在実行中
の命令の１つ前の命令を保持するバッファを有しており
、特殊バスサイクルで実行命令コードをデータバスＤＴ
Ｂ上に出力できるようにされている。このバッファは、
外部バス制御回路１１又は特殊バスサイクル発生回路に
位置してもよい。

【００８７】そして、命令実行終了ごとに演算制御回路
１６から命令実行終了信号ＥＮＤが出力され、命令アド
レス制御回路１５および特殊バスサイクル発生回路１９
に命令実行の終了通知がなされる。命令アドレス制御回
路１５ではこの命令の終了通知を受けると、プログラム
カウンタ１５ｃのインクリメントが行なわれる。

【００８８】なお、プログラムカウンタ１５ｃには、イ
ンクリメントが行なわれる前の値を保持するバッファを
有しており、特殊バスサイクルで命令識別アドレスをア
ドレスバスＡＤＢ上に出力できるようにされている。こ
のバッファは、外部バス制御回路１１又は特殊バスサイ
クル発生回路に位置してもよい。

【００８９】また、プログラムが分岐をするときは、命
令実行部２０において作成された分岐先命令アドレスが
内部バス１８を介して命令アドレス制御回路１５に供給
され、プログラムカウンタ１５ｃおよび命令フェッチポ
インタ１５ａに設定される。

【００９０】一方、キャッシュメモリ２２の検索でミス
ヒットしたときは、上記変換アドレス（物理アドレス）
を外部のアドレスバスＡＤＢ上に出力し、データバスＤ
ＴＢを介して外部メモリから命令コードを取り込んで命
令バッファ１０に供与する。また、取り込んだ命令は同
時にキャッシュメモリ２２に送り、格納する。

【００９１】命令の取込みは自動的に命令フェッチポイ
ンタ１５ａをインクリメントとしながら命令バッファ１
０が一杯になるまで行なわれる。命令バッファ１０が一
杯になると、命令バッファ１０から信号ＦＵＬＬが命令
アドレス制御回路１５に供給され、命令フェッチポイン
タ１５ａの更新が停止される。

【００９２】上記の通常動作モードでは、命令コードが
キャツシュメモリ２２内にある場合、プロセッサの外部
からは内部の実行命令が識別できない。この実施例では
、外部から特殊バスサイクル発生要求信号ＳＢＲを入れ
てやると、特殊バスサイクル挿入モードに移行して内部
で実行中の命令コードおよびその命令の位置を示すアド
レスを外部へ出力する。本特殊モードでの動作は上記通
常モードに加え、プロセッサ内部で命令実行が行なわれ
、命令実行終了信号ＥＮＤが出力されるごとに、特殊バ
スサイクル発生回路１９が外部バス制御回路１１を制御
して内部での命令実行と並行して現在実行中の命令の１
つ前の命令の命令識別アドレスおよび実行命令コードを
それぞれ空いているアドレスバスＡＤＢ、データバスＤ
ＴＢ上にのせ、バスアクセスタイプまたはデータタイプ
を識別するため信号を特殊バスサイクルであることを示
すコードとしてバス制御信号ＢＣＴ上に出力する。

【００９３】これにより、プロセッサ外部の観測でプロ
セッサ内部の実行命令語およびアドレスを識別できる。 ただし、このとき、キャッシュミスヒットに起因する本
来の命令語取込みやデータアクセスと競合する可能性は
あるが、複数のバスサイクルの要求が競合した場合、外
部バス制御回路１１は予め定められた優先順位に応じて
外部バスサイクルを発生させる。具体的には、特殊バス
サイクル挿入モードではキャッシュミスヒットに起因す
るバスサイクルに優先して特殊バスサイクルを発生させ
るようになっている。

【００９４】なお、キャッシュのミスヒットが発生した
場合にプロセッサが外部メモリに命令を取りに行ったと
きの命令フェッチサイクルの次には特殊バスサイクルを
入れてもよいが入れないようにしてもよい。外部バスを
監視していればそのような命令フェッチサイクルを識別
できるためである。ただし、ミスヒットの際の命令フェ
ッチサイクルの次にそれを外部に示す特殊バスサイクル
を挿入しないようにすれば、ハードウェアは多少複雑に
なるが、特殊バスサイクルのない分だけ高速化できると
いう利点がある。

【００９５】図１４には、図７のマイクロプロセッサの
外部バス制御回路１１と特殊バスサイクル発生回路１９
の一例が示されている。

【００９６】図１４において、１０１はアドレス出力レ
ジスタ、１０２は特殊アドレス発生回路、１０３は通常
／割込み／特殊サイクル切替え回路、１０４はバイトコ
ード発生回路、１０５はバスアクセスタイプ発生回路、
１０６はデータ入力レジスタ、１０７はデータ出力レジ
スタ、１０８、１０９、１１１、１１２及び１１３はセ
レクタ、１１０は割込み受付け回路である。外部バス制
御回路１１と特殊バスサイクル発生回路１９の構成は図
９のものとほぼ同じである。以下ハードウェアの違いを
説明する。

【００９７】特殊アドレス発生回路１０２は、図９とは
異なり、割込み受付け回路１１０の出力の割込み要求レ
ベルによって、割込みサイクルでアドレスバスＡＤＢに
出力する特殊アドレスを生成する。

【００９８】通常／割込み／特殊サイクル切替え回路１
０３は、割込み許可信号ＩＮＴ、データアクセス要求信
号ＤＡＲ、特殊バスサイクル発生要求信号ＳＢＲ及び命
令実行終了信号ＥＮＤを受けて、セレクタ１０８の出力
及びＴＬＳ１１ａの出力と特殊アドレス発生回路１０２
の出力とのいずれか一方をセレクタ１０９で選択するた
めの信号ＮＳ１、セレクタ１０９の出力と命令識別アド
レスを供給するプログラムカウンタ１５ｃの出力とのい
ずれか一方をセレクタ１１１で選択する及びデータ出力
レジスタ１０７の出力と命令でコーダ１３の出力とのい
ずれか一方をセレクタ１１２で選択するための信号ＮＳ
２、割込みサイクルであることを示すＩＮＴＣ及び特殊
バスサイクルであることを示す信号ＳＢＣを生成する。 セレクタ１１１及びセレクタ１１２には、図９のセレク
タ１０９と同様にビット長を揃える機能を有している。

【００９９】バイトコード発生回路１０４は、３２ビッ
トのアドレスの下位２ビット、命令実行部２０から出力
されるアクセスするデータの幅を示す信号ＤＷ及び割込
みサイクルであることを示すＩＮＴＣによって、各サイ
クルに必要なバイトコードデータをバイトコード出力回
路へ供給する。

【０１００】セレクタ１１３は、キャッシュメモリ２２
からのヒット信号Ｈによってキャッシュメモリ２２内の
命令か外部メモリからフェッチした命令かのいずれか一
方を選択し命令バッファ１０あるいはデータ入力レジス
タ１０６に供給される。

【０１０１】バス制御信号発生回路１１４は、割込みサ
イクルであることを示すＩＮＴＣ、特殊バスサイクルで
あることを示す信号ＳＢＣ及び命令実行部２０から出力
されるバスアクセスタイプ信号等によって、バスアクセ
スタイプデータやデータタイプ等の識別信号データをバ
ス制御信号出力回路に供給する。

【０１０２】この実施例では、アドレス出力レジスタ１
０１が内部バス１８とセレクタ１０８との間に位置して
いるが、セレクタ１０８とＴＬＢ１１ａとの間、ＴＬＢ
１１ａとセレクタ１０９との間、セレクタ１０９とセレ
クタ１１１との間あるいはセレクタ１１１とアドレスバ
ス出力回路との間に位置してもよい。

【０１０３】図１５には、図７のマイクロプロセッサの
外部バス制御回路１１と特殊バスサイクル発生回路１９
で制御されるバスサイクルの状態遷移図の一例が示され
ている。

【０１０４】図７には図示されていないマイクロプロセ
ッサを初期化する信号ＲＥＳＥＴにより、状態Ｔｉに入
る。状態Ｔｉでは、バスサイクルはアイドル状態であり
、データアクセス要求信号ＤＡＲ、ヒット信号Ｈ、特殊
バスサイクル要求信号ＳＢＲ、命令実行終了信号ＥＮＤ
及び割込み許可信号ＩＮＴの組合せにより、通常バスサ
イクル（状態Ｔ０及び状態Ｔ１）、特殊バスサイクル（
状態Ｔ０Ｓ及び状態Ｔ１Ｓ）並びに割込み開始状態Ｔ２
に遷移する。状態Ｔ０から状態Ｔ１及び状態Ｔ０Ｓから
状態Ｔ１Ｓへは、無条件で遷移する。

【０１０５】この実施例では、図１０の実施例とは異な
り、特に制限はされないが、割込みサイクルは特殊バス
サイクル（状態Ｔ０Ｓ及び状態Ｔ１Ｓ）の一つではなく
、通常バスサイクル（状態Ｔ０及び状態Ｔ１）の一つで
ある。さらに、この実施例では、特に制限はされないが
、割込み許可信号ＩＮＴと特殊バスサイクル要求信号Ｓ
ＢＲが同時に発生した場合は、特殊バスサイクル要求信
号ＳＢＲが優先されるようになっており、また、キャッ
シュミスヒットに起因するバスサイクルに優先して特殊
バスサイクルを発生させるようになっている。また、こ
の実施例では、通常バスサイクル及び特殊バスサイクル
は外部条件なく自動的に終了するようになっているが、
例えば、外部メモリからのアクノリッジ信号等でバスサ
イクルが終了するようにしてもよい。この場合、アクノ
リッジ信号が入力されるまで状態Ｔ１又は状態Ｔ１Ｓの
状態を続ける。

【０１０６】図８には、上記マイクロプロセッサを用い
たシステムにおいて次のプログラムを実行した場合の各
バスの動作タイミングが示されている。

【０１０７】 　　　　　　　　： 　　　　　　　　： 　　００００１０００　　　　　　　　　　　　　　　
　ＭＯＶ　　＃４，Ｒ０．ｗ　　　　　　　　……ａ　
　００００１００４　　ＬＡＢＥＬ１：ＡＤＤ　　＃１
，Ｒ０．ｗ　　　　　　　　……ｂ　　００００１００
８　　　　　　　　　　　　　　　　ＭＯＶ　　＠Ｒ０
．ｈ，Ｒ１．ｗ　　……ｃ　　００００１００Ｃ　　　
　　　　　　　　　　　　　ＭＯＶ　　Ｒ１．ｗ，Ｒ２
．ｗ　　　　……ｄなお、図８の動作タイミングは、命
令ａ〜ｄがキャッシュメモリ２２内にすでに格納されて
いる場合のタイミングである。

【０１０８】図８を参照すると、バスサイクルＳ１では
プロセッサ内部で命令ａが実行され、バスサイクルＳ２
ではプロセッサ内部で命令ｂが実行されるのと並行して
外部データバス上にサイクルＳ１で実行された命令コー
ドａが、また外部アドレスバス上にその命令アドレスが
出力され、かつバス制御信号ＢＣＴ上には特殊バスサイ
クルであることを示すコードが出力されていることが分
かる。

【０１０９】また、図８では、次の命令ｃ（ＭＯＶ　　
＠Ｒ０．ｈ，Ｒ１．Ｗ）がデータアクセスを伴う命令で
あるため、プロセッサ内部では命令ｃの実行が停止され
、バスサイクルＳ３で特殊バスサイクルが優先的に実行
され、前のサイクルで実行された命令ｂの命令コードと
アドレスが出力されていることが分かる。そして、命令
ｃの実行は特殊バスサイクルＳ３の次のサイクルＳ４で
実行され、アドレスバス上には所望のデータの位置を示
すアドレスが、またデータバス上にはリードデータがの
っている。バスサイクルＳ４で実行された命令ｃのコー
ドとアドレスは次のバスサイクルＳ５で外部に出力され
る。このとき、プロセッサ内では命令ｄが並行して実行
され、この命令ｄのコードとアドレスは次のバスサイク
ルＳ６で外部へ出力される。

【０１１０】なお、図７の実施例のマイクロプロセッサ
では、特殊バスサイクルで実行命令のアドレスを論理ア
ドレスで出力するようにしているが、プログラムカウン
タ１５ｃから特殊バスサイクル発生回路１９に供給され
る命令識別アドレスをアドレス変換テーブル１１ａを通
すことによって物理アドレスとして出力するようにして
もよい。

【０１１１】また、図７の実施例では固定長命令を扱う
マイクロプロセッサを示したが、図１の実施例と同じよ
うに、命令バッファを２組設けるとともに、命令アドレ
ス制御回路１５内に命令コードポインタ１５ｂを付加す
ることで可変長命令を扱い、しかもキャッシュメモリ内
蔵したマイクロプロセッサに本発明を適用することも可
能である。

【０１１２】以上説明したように上記実施例では、予め
複数の命令を保持可能なバッファもしくはメモリを有す
るマイクロプロセッサに、ある所定の動作モードでは１
命令実行ごとにプロセッサの内部情報を外部へ出力する
ための特殊バスサイクルを挿入する機能を持たせるよう
にしたので、命令プリフェッチ方式のマイクロプロセッ
サを用いたシステムのエミュレーションにおいて、いず
れの命令が実行されたか外部で容易に知ることができる
ため、正確なエミュレーション制御が可能になるととも
に、トレースデータの解析が容易となりデバッグ効率が
向上するという効果がある。

【０１１３】また、本来不用な特殊バスサイクルが挿入
されるため、完全なリアルタイム性はないが挿入される
のは１サイクルのみであるため、割込み機能等で所定の
命令列を実行して内部情報を外部へ知らせる従来方式に
比べると、リアルタイム性はほとんど損なわれない。

【０１１４】さらに、エミュレーションに必要な情報は
、通常のサイクルと時分割に出力されるため、ユーザシ
ステムに使用されるマイクロプロセッサとエミュレーシ
ョン用のマイクロプロセッサが一つのマイクロプロセッ
サで実現でき、また、特殊バスサイクルを挿入するため
のハードウェアの増加は少ないので、ＬＳＩ開発の負担
が軽減できる。

【０１１５】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では特殊バスサイクル挿入モードを外部ピンか
らの特殊バスサイクル発生要求信号ＳＢＲに基づいて行
なっているが、特殊バスサイクル発生回路１９内にフラ
グもしくはレジスタを設け、そこへの書込みによって特
殊バスサイクル挿入モードへ移行させるようにしてもよ
い。

【０１１６】また、上記実施例では特殊バスサイクルは
１サイクルのみであるが、複数サイクル挿入されてもよ
い。さらに、上記実施例では次に実行される命令又は直
前に実施された命令を示す情報が特殊バスサイクルで出
力されているが、デバッグに必要な、例えば、演算結果
が保持されるレジスタの内容等を特殊バスサイクルで出
力されるようにしてもよい。さらにまた、演算結果が保
持されるレジスタの内容等マイクロプロセッサのユーザ
に見える情報だけでなく、ＬＳＩのデバッグやテストに
必要な一時レジスタ等のユーザに見えないマイクロプロ
セッサの内部情報を特殊バスサイクルで出力されるよう
にしてもよい。

【０１１７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるマイク
ロプロセッサに適用した場合について説明したが、この
発明はそれに限定されるものではなく、シングルチップ
マイコンその他プログラム制御方式のデータ処理装置一
般に利用することができる。

【０１１８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【０１１９】すなわち、ピン数を増加させたり、複雑な
外付け回路を設けることなく、命令プリフェッチ方式の
マイクロプロセッサにおいて実行中の命令アドレス等内
部情報を外部へ知らせることができる。

【０１２０】また、リアルタイム性を損なうことなく内
部情報を外部へ知らせることができるとともに、必要と
する情報量の増加に対する柔軟性の高いマイクロプロセ
ッサを実現することができる。

【０１２１】本マイクロプロセッサを用いることにより
、エミュレーション専用のマイクロプロセッサを用意す
ることなく、予め複数の命令をフェッチする命令レジス
タや命令キャッシュを有するマイクロコンピュータを使
用したユーザシステムのエミュレーションを行なうイン
サーキットエミュレータを提供することができる。

【図面の簡単な説明】

【図１】本発明に係るマイクロプロセッサの第１の実施
例を示すブロック図である。

【図２】その特殊バスサイクル挿入モードでの動作タイ
ミングチャートである。

【図３】インサーキットエミュレータの構成例を示す斜
視図である。

【図４】本発明に係るマイクロプロセッサを用いたマイ
クロコンピュータシステムとそのエミュレーションシス
テムの一部を示すブロック図である。

【図５】本発明に係るマイクロプロセッサの第２の実施
例を示すブロック図である。

【図６】本発明に係るマイクロプロセッサの第３の実施
例を示すブロック図である。

【図７】本発明に係るマイクロプロセッサの第４の実施
例を示すブロック図である。

【図８】その特殊バスサイクル挿入モードでの動作タイ
ミングを示すチャートである。

【図９】図１のマイクロプロセッサの外部バス制御回路
１１と特殊バスサイクル発生回路１９の一例である。

【図１０】図１のマイクロプロセッサのバスサイクルの
状態遷移図の一例である。

【図１１】プログラムの命令ａ〜ｄのメモリ上の配置で
ある。

【図１２】特殊バスサイクルが示す実行命令のメモリ上
の位置である。

【図１３】エミュレータボックス２とエミュレータ本体
５の一例を示すブロック図である。

【図１４】図７のマイクロプロセッサの外部バス制御回
路１１と特殊バスサイクル発生回路１９の一例である。

【図１５】図７のマイクロプロセッサのバスサイクルの
状態遷移図の一例である。

【符号の説明】

１　　　　　　ユーザシステム（マイクロコンピュータ
システム） ２　　　　　　エミュレータボックス ３，４　　ケーブル ５　　　　　　エミュレータ本体 １１　　　　外部バス制御回路 １５　　　　命令アドレス制御回路 １８　　　　内部バス １９　　　　特殊バスサイクル発生回路２０　　　　命
令実行部

Claims (9)

【特許請求の範囲】
1. 【請求項１】予め複数の命令語を取込み、その命令を一
   つずつ解読し、所定の処理を実行するデータ処理装置に
   おいて、実行される命令を識別するための情報が外部へ
   出力可能にされていることを特徴とするデータ処理装置
   。
2. 【請求項２】命令実行サイクルの直前に、次に実行され
   る命令を識別するための情報を外部へ出力するバスサイ
   クルを挿入するバス制御手段を備えてなることを特徴と
   する請求項１記載のデータ処理装置。
3. 【請求項３】命令実行サイクル後に、実行された命令を
   識別するための情報を外部へ出力するバスサイクルを挿
   入するバス制御手段を備えてなることを特徴とする請求
   項１記載のデータ処理装置。
4. 【請求項４】上記命令語は可変長命令であることを特徴
   とする請求項１〜３記載のデータ処理装置。
5. 【請求項５】上記命令語は装置に内蔵された記憶手段に
   格納されていることを特徴とする請求項１〜４記載のデ
   ータ処理装置。
6. 【請求項６】複数の命令語を保持する手段と、その命令
   語を解読する複数の命令デコーダと、その解読された命
   令を実行する複数の命令実行部とを有するデータ処理装
   置において、実行される命令を識別するための情報を外
   部へ出力するバスサイクルを挿入するバス制御手段を備
   えてなることを特徴とするデータ処理装置。
7. 【請求項７】上記命令語は固定長命令であることを特徴
   とする請求項６記載のデータ処理装置。
8. 【請求項８】予め複数の命令語を取り込み、その命令を
   一つずつ解読し、所定の処理を実行するデータ処理装置
   であって、実行される命令又は実行された命令を識別す
   るための情報を外部へ出力するバスサイクルを挿入する
   バス制御手段を備えてなるデータ処理装置と、エミュレ
   ーション中ユーザシステムのバス上の信号をサンプリン
   グして蓄積するトレースメモリと、エミュレーションや
   各種デバッグ機能を実現するためのエミュレーション制
   御部と、プログラムの実行開始やトレースの停止条件を
   設定し、条件が成立したときにプログラムもしくはトレ
   ースを停止させるブレークポイント制御部と、ユーザシ
   ステムにメモリが用意されていない場合に貸し出される
   代行メモリとを備えてなることを特徴とするシステム開
   発装置。
9. 【請求項９】複数の命令語を保持する手段と、その命令
   語を解読する複数の命令デコーダと、その解読された命
   令を実行する複数の命令実行部とを有するデータ処理装
   置において、実行される命令を識別するための情報を外
   部へ出力するバスサイクルを挿入するバス制御手段を備
   えてなるデータ処理装置と、エミュレーション中ユーザ
   システムのバス上の信号をサンプリングして蓄積するト
   レースメモリと、エミュレーションや各種デバッグ機能
   を実現するためのエミュレーション制御部と、プログラ
   ムの実行開始やトレースの停止条件を設定し、条件が成
   立したときにプログラムもしくはトレースを停止させる
   ブレークポイント制御部と、ユーザシステムにメモリが
   用意されていない場合に貸し出される代行メモリとを備
   えてなることを特徴とするシステム開発装置。