JPH04273367A - プロセッサに対する命令機構 - Google Patents

プロセッサに対する命令機構

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JPH04273367A
JPH04273367A JP3268784A JP26878491A JPH04273367A JP H04273367 A JPH04273367 A JP H04273367A JP 3268784 A JP3268784 A JP 3268784A JP 26878491 A JP26878491 A JP 26878491A JP H04273367 A JPH04273367 A JP H04273367A
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instruction
instructions
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buffer memory
bpu
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JP3268784A
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Alfons-Josef Wahr
アルフオンス‐ヨーゼフ　ワール
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Original Assignee
Siemens AG
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ｎ個のプロセッサ要素
を有するプロセッサに対する命令機構に関する。
【０００２】
【従来の技術】大規模集積は、１つのチップの上に大き
いキャッシュメモリを実現すること可能にする。このよ
うな大きいキャッシュメモリは、単一のプロセッサしか
それにアクセスし得ないならば、その能力を十分に利用
されない。この理由から、このようなキャッシュメモリ
を並列計算機システムに対応付ける可能性がある。その
結果として、キャッシュメモリへの個々のプロセッサの
アクセスを同期化するため、またキャッシュメモリとプ
ロセッサとの間の通信を申し分なく行うため、付加のソ
フトウェアが作成されなければならない。他の可能性は
、プロセッサあたり、たとえばＣＰＵとして実現されて
いてよい複数の並列プロセッサ要素を設けることにある
。このような構成では既存のプログラムが、新たに翻訳
される必要なしに、新たに結ばれる必要なしに、または
その他の前処理を必要とせずに、そのまま使用され得る
。このようなプロセッサの一例は図４に示されている。
【０００３】図４によれば、プロセッサＰは、中央処理
装置（ＣＰＵ）として構成されていてよく、またそれに
応じて命令を処理し得るたとえば４つのプロセッサ要素
ＰＥ０ないしＰＥ３を有する。プロセッサ要素ＰＥはデ
ータバスＤＢを介して、キャッシュメモリを含んでいる
キャッシュメモリ装置ＣＡと接続されており、また並列
にキャッシュメモリ装置ＣＡにアクセスし得る。キャッ
シュメモリ装置ＣＡは主メモリＭＭと通常の仕方で接続
されている。さらに、プロセッサ要素ＰＥが固有のデー
タバスＲＢを介してレジスタバンクＲＧと接続されてお
り、また場合によってはマイクロ命令バスＭＩを介して
制御メモリＣＳと接続されていることは有利である。こ
のことは、プロセッサ要素ＰＥによる命令処理が制御メ
モリＣＳのなかに位置するマイクロプログラムの利用を
必要とするときに有意義である。プロセッサ要素ＰＥに
より処理すべき命令はこれらに命令バスＩＢを介して命
令機構ＩＵから供給される。命令機構ＩＵは命令データ
バスＤＢＩを介してキャッシュメモリ装置ＣＡと、また
レジスタバスＲＢＩを介してレジスタバンクＲＧと接続
されている。
【０００４】複数のプロセッサ要素ＰＥを有するプロセ
ッサは、個々のプロセッサ要素ＰＥが並列に命令を処理
し得るときにのみ最適に動作する。
【０００５】
【発明が解決しようとする課題】本発明の課題は、個々
のプロセッサ要素に並列に命令を処理させるための命令
機構を提供することである。
【０００６】この課題を解決するため、本発明において
は、命令の並列処理が可能であるように多数の命令が記
憶されている命令バッファメモリと、命令バッファメモ
リのなかにｎ個よりも少ない命令が存在するときに、処
理すべきプログラムの命令列のなかのすぐ次の命令をメ
モリから命令バッファメモリにロードする命令取出し段
と、命令バッファメモリのなかの命令をプロセッサ要素
に対応付け、またプロセッサ要素への対応付けを示す選
択信号を発生する命令転送ユニットと、命令転送ユニッ
トのなかに含まれている命令をプリデコードするプリデ
コード段と、プリレコードされた命令をプリデコート段
から受け、また命令コードからプロセッサ要素により並
列に処理すべき命令の間のコンフリクトを認識し、また
それに関係してコンフリクト信号を発生するコンフリク
ト検査段と、選択信号およびコンフリクト信号からプロ
セッサ要素に対する制御信号を発生し、プロセッサ要素
に準備された命令の受入れを指令し、またはコンフリク
トの場合にコンフリクトが除去されるまで命令の処理に
対してプロセッサ要素を遮断する制御信号段とを含んで
いる。
【０００７】命令機構はｎ個の並列プロセッサ要素に並
列に機械命令を供給しなければならない。そのために命
令機構は命令アドレスバスによりシステムのキャッシュ
メモリから命令の流れから可能なかぎりｎ個の命令を同
時に受け取るような多くの語を同時に、すなわち並列に
ロードする。可変の命令長さを有する命令コードではこ
の問題の解決は固定のコード長さを有する命令コードの
場合よりもはるかに困難である。たとえば可変の命令長
さの場合には、命令が２、４または６バイトを含んでい
ることが可能である。その場合、キャッシュメモリから
ｎ個の並列なプロセッサ要素ではｎと最大の命令コード
長さとの積に等しい幅であるそれぞれ命令のブロックが
ロードされ得る。しかし、ｎと平均の命令コード長さと
の積に等しい幅である命令ブロックをそれぞれロードす
ることも可能である。後者の場合に、命令機構の命令バ
ッファメモリのなかで場合によってはｎ個の命令が、キ
ャッシュメモリから再ロードされることなしには、処理
され得ないことを意味するであろう。このような解決策
は、最大の命令コード長さを有する命令が比較的稀に生
ずるときには正当化できるであろう。
【０００８】相異なる命令コード長さの命令の際には、
命令バッファメモリと転送ユニットとの間に、命令バッ
ファメモリから待っているｎ個の命令を選択し、またプ
ロセッサ要素に対応付ける選択ユニットが配置されてい
ることが有利である。これは、キャッシュメモリから命
令機構に伝達される語がｎ個よりも少ない命令を含んで
いるときには問題であり得る。なぜならば、たとえば命
令データバスの幅がｎと命令幅との積よりも小さいから
である。この場合にはプロセッサ要素に対してイネーブ
ル制御信号が発生されなければならず、これは制御信号
段により行われる。制御信号からプロセッサ要素は、そ
れらが新しい命令を供給されているか否かを知り得る。 その際に命令の供給は同時に、一層詳細にはプロセッサ
要素の位置に関係してたとえば左から右へのシーケンス
で、またはダイナミックに循環してランダムに行われて
よく、この場合には、どのプロセッサ要素が最初の処理
されない命令を含んでいるかを指示するポインタまたは
インデックスが伴われるべきである。命令はこうしてプ
ロセッサ要素にブロックごとにまたはダイナミックに循
環して対としてまたは個々に渡される。
【０００９】複数の命令が並列に処理されるべきであれ
ば、もしかするとコンフリクト状況が生じ得る。たとえ
ばシーケンシャルに後で実行すべき命令は先行の演算に
より最初に計算されなければならないソースレジスタの
ような資源を利用し得る。または後続の命令が、さらに
前になおソースとして必要とされるレジスタを記述した
い。または先行の命令が後続の命令を変更し得る。これ
らのコンフリクト状況は認識され、また相応に取り扱わ
れなければならない。これは、コンフリクト検査段がプ
リデコードされた命令を検査し、またコンフリクトの際
にコンフリクト信号を発生し、この信号が制御信号段に
供給され、また命令語の受入れをレリーズする制御信号
を抑制させることにより行われる。
【００１０】プログラムのなかに頻繁に分岐命令、飛越
し命令または条件付き命令が存在するので、場合によっ
ては命令によりレリーズされる代替の処理を準備し、ま
たは既に部分的に実行するため、これらの条件付き命令
を認識することは目的にかなっている。それに応じて、
プリデコードされた命令からこのような条件付き命令を
認識し、また相応にプロセッサ要素に制御信号段を介し
て影響を与える飛越し命令ユニットを設けることは有利
である。
【００１１】頻繁にオペランドがアドレス計算のために
必要であるので、追加的に、プリデコードされた命令コ
ードからこのような命令を認識し、またたとえばオペラ
ンド取出し段によりオペランドアドレスのロードを行わ
せるオペランドアドレス指定ユニットが設けられ得る。 オペランドアドレス（飛越し命令および手続き呼出また
は復帰飛越しの際には飛越し先アドレスとも呼ばれる）
はその場合に命令カウンタに伝達され得る。
【００１２】他の構成は従属請求項にあげられている。
【００１３】
【実施例】以下、図１ないし図３に示されている実施例
により本発明を一層詳細に説明する。
【００１４】図１には、上記の課題を満足する命令機構
ＩＵが示されている。図４から知られているユニットは
プロセッサ要素ＰＥ０ないしＰＥｎ−１、レジスタバン
クＲＧおよびキャッシュメモリ装置ＣＡである。
【００１５】キャッシュメモリ装置ＣＡは先ず命令デー
タバスＤＢＩを介して命令取出し段ＢＦＥおよび命令バ
ッファメモリＢＰＵと接続されている。追加的に、命令
データバスＤＢＩが図１中に示されているように命令先
取り段ＢＰＲＥと接続されていることも可能である。
【００１６】命令取出し段ＢＦＥは命令をキャッシュメ
モリから取出し、それらを一時記憶し、またそれらを次
いで命令バッファメモリＢＰＵにロードする。もちろん
、命令を直接にバッファメモリＢＰＵにロードすること
も可能である。すなわち、命令バッファメモリＢＰＵが
空であれば、または十分に命令を含んでいないならば、
たとえばｎよりも少ない命令しか含んでいないならば、
命令取出し段ＢＦＥは命令シーケンス中で続く命令をキ
ャッシュメモリまたは他のメモリ、たとえば主メモリＭ
Ｍから要求し、またそれらを命令バッファメモリＢＰＵ
にロードする。命令をアドレス指定するためには、命令
取出し段ＢＦＥと接続されている命令カウンタＢＺが設
けられている。
【００１７】追加的に命令先取り段が存在しているなら
ば、たとえば、キャッシュメモリへのアクセスが行われ
ていない時間中に、推定されるすぐ次のｎ個の命令が命
令先取り段ＢＰＲＥからロードされ、また予めそこに保
持され得る。新しい命令を命令バッファメモリＢＰＵに
ロードすべきであれば、これは命令取出し段ＢＦＥもし
くは命令先取り段ＢＰＲＥを介して行われ得る。命令先
取り段は同じく命令カウンタＢＺと接続されており、ま
たこれからロードすべき命令のアドレスを取出し得る。 たとえば命令取出し段ＢＦＥがｎ個の命令をロードすれ
ば、命令先取り段ＢＰＲＥはすぐ次のｎ個の命令を予め
ロードし得る。
【００１８】命令バッファメモリＢＰＵは、少なくとも
ｎ個の命令をプロセッサ要素ＰＥに与え得るような大き
さを有し得る。しかし、命令が相異なるコード長さを有
するべきであれば、命令バッファメモリＢＰＵの再ロー
ドが種々の方法で行われ得る。
【００１９】すなわち、たとえば、それぞれｎ個の命令
から成る常に１つの命令ストリングがロードされている
ように配慮され得る。そのためには、ロードされる命令
ストリングはｎと最大命令長さとの積に等しい最大必要
な長さを有していなければならない。４つのプロセッサ
要素が設けられており、また最大命令長さがたとえば６
バイトであったならば、４つの命令が命令バッファメモ
リから取り出され得ることを保証するように、命令スト
リングは２４バイトを有していなければならない。
【００２０】他の可能性は、非常に頻繁にｎ個の命令が
取り出され得るが、常にではないことにある。たとえば
少なくともｎと平均命令長さとの積に等しい命令ブロッ
クがロードされるならば、平均的にたとえば５０％はｎ
個の命令が取り出され得る。
【００２１】さらに、命令データバスＤＢＩの幅のそれ
ぞれ１つの命令ブロックを命令バッファメモリＢＰＵに
ロードし、また命令バッファメモリＢＰＵからそれぞれ
そのなかに含まれているすべての命令をプロセッサ要素
ＰＥに対応付けることも可能であろう。この場合にも、
大きい命令長さの際に命令バッファメモリＢＰＵから一
回で並列にすべてのｎ個のプロセッサ要素がサービスさ
れ得ず、それどころか付加の再ロードが必要であること
が可能である。
【００２２】命令バッファメモリＢＰＵの出力端に選択
ユニットＢＳＥが配置され得る。しかし、この選択ユニ
ットは固定の命令長さの際には不要である。しかし、可
変の命令長さの際およびプロセッサ要素ＰＥへの命令Ｂ
ＥＦの可変の対応付けの際にはこのユニットは有意義で
ある。命令バッファメモリＢＰＵのなかでインデックス
は始端、すなわち命令シーケンスの最初の処理されない
命令ＢＥＦを指示する。この最初の命令ＢＥＦは選択ユ
ニットＢＳＥにより選択され、またそれに続いて後続の
命令ＢＥＦが先行の命令のそのつどの命令長さに関係し
て選択される。それに応じて選択ユニットＢＳＥが個々
のプロセッサ要素ＰＥに命令を対応付け、またそれらを
命令転送ユニットＢＵＥに選択された命令と一緒に伝達
する相応の選択信号Ｓ‐ＡＷを発生する。
【００２３】選択ユニットＢＳＥにより選択された命令
はたとえばマルチプレクサを介して命令バッファメモリ
から呼び出され、また命令バスＩＢに導かれ、またそれ
によって相応のプロセッサ要素に導かれる。この課題は
命令転送ユニットＢＵＥにより実行される。相応の選択
信号は制御信号段ＥＮＧに伝達され、この制御信号段が
次いで相応の制御信号Ｓ‐ＥＮまたはイネーブル信号を
プロセッサ要素ＰＥに導く。
【００２４】コンフリクト状況を認識し得るため、コン
フリクト状況が可能であるか否かに関して、選択されて
いる命令を検査することは目的にかなっている。そのた
めに、命令プリデコード段ＢＤＣにより命令をプリデコ
ードすることは有意義である。しばしばオペランドアド
レス計算が必要であり、またそれらは適時に認識され、
また予め計算され、またそのためにプリデコードが利用
される。相応のことが飛越し命令の認識に対しても当て
はまり、その適時の認識が可能な代替の並列処理を許す
。ここでも命令のプリデコードが使用され得る。
【００２５】前記のように、プリデコードされた命令に
より、プロセッサ要素に供給すべき命令が飛越し、ルー
プ、呼出し、復帰、システム呼出し命令のような条件付
き命令であるか否かが認識され得る。場合によってはビ
ジィでないプロセッサ要素または特にそのために設けら
れているプロセッサ要素が高い分岐確率を有する分岐代
替を線形の命令の流れに対して並列に、可能なかぎり、
予め計算し、また既にループ命令を実行し得る。飛越し
命令ユニットＳＰＲによりこのケースが認識され、飛越
し信号Ｓ‐ＳＰが発生され、この飛越し信号は転送ユニ
ットＢＵＥに供給され、それにより転送ユニットが選択
ユニットＢＳＥにより相応のプロセッサ要素に代替命令
を供給する。
【００２６】たとえばバッフアメモリのなかで選択され
た命令が、アドレス計算のために１つまたはそれ以上の
レジスタ内容が必要であるオペランド関係、アドレス計
算のためにメモリデータが必要であるオペランド関係、
アドレス計算のためにレジスタ内容およびメモリデータ
が必要であるオペランド関係のように、オペランド行き
先計算を必要とするときに、オペランドアドレス計算は
プリデコードに関係してオペランドアドレスユニットＯ
ＰＡにより認識され得る。
【００２７】前記のように、プロセッサ要素ＰＥによる
命令の並列処理の際にコンフリクト状況が生じ得る。こ
の状況は認識されなければならない。そのために、プリ
デコードされた命令からこのようなコンフリクトを認識
して相応のコンフリクト信号Ｋを発生するコンフリクト
検査段ＫＦＬが設けられている。コンフリクト信号Ｋは
制御信号段ＥＮＧに導かれ、制御信号段ＥＮＧがコンフ
リクト信号Ｋにより、コンフリクトが除去されるまで、
対応付けられているプロセッサ要素ＰＥを阻止する。コ
ンフリクト検査段ＫＦＬを直接に命令プリデコード段Ｂ
ＤＣと接続せずに、オペランドアドレス指定ユニットＯ
ＰＡまたは飛越し命令ユニットＳＰＲを介して接続する
ことは目的にかなっている。なぜならば、これらのユニ
ットのなかでなお必要なオペランドアドレスまたは命令
代替のアドレスが計算され得るからである。
【００２８】オペランド取出し段ＯＦＥによりオペラン
ドがキャッシュメモリまたはレジスタバンクＲＧから取
り出され、また計算され得る。飛越し先アドレスである
オペランドは命令カウンタＰＣに供給され得る。
【００２９】制御信号段ＥＮＧは転送ユニット、飛越し
命令ユニットＳＰＲ、コンフリクト検査段ＫＦＬおよび
場合によってはオペランド取出し段ＯＦＥから発せられ
た信号からプロセッサ要素ＰＥ、レジスタバンクＲＧお
よびキャッシュメモリ装置ＣＡに対する制御信号または
イネーブル信号Ｓ‐ＥＮを発生する。これらの制御信号
によりプロセッサ要素ＰＥは、たとえば受け入れられ得
る命令ＢＥＦが存在することについて情報を与えられる
。同じく、制御信号段ＥＮＧがコンフリクト信号に関係
して命令の所属する特定のプロセッサ要素を、コンフリ
クトが解消するまで阻止することも可能である。
【００３０】インクレメンタＰＣと一緒にカウントユニ
ットＰＣを形成する前記の命令カウンタＢＺは、どの命
令をまさに実行すべきか、またはどの命令をすぐ次に実
行すべきかを指示する。１つの命令が実行されると、命
令カウンタはプログラム飛越しの際のほかは一般に値１
だけ高められる。しかしながらここでｋ（０≦ｋ≦ｎ）
の命令が並列に実行されると、命令カウンタＢＺは値ｋ
だけインクレメントされなければならない。そのために
インクレメンタＰＣＩが設けられている。これにたとえ
ば開始アドレスがレジスタバンクのレジスタからオペラ
ンド取出し段ＯＦＥを介して導かれ得る。
【００３１】命令バッファメモリＢＰＵの構成は提供す
べき命令の数に関係して異なっていてよい。一例は図２
に示されている。図２による命令バッファメモリＢＰＵ
の説明にあたって、命令データバスＤＢＩの幅がｎ個の
命令から成る命令ストリングの最大幅よりも小さいこと
から出発する。例として、命令データバスＤＢＩの幅が
１６バイトであり、命令ストリングＢＳＢの最大幅（ｎ
と最大命令長さとの積）が６バイトの命令長さ（ＢＳＢ
１）の際に２４バイトであるものとする。平均命令長さ
から導き出される命令ストリングの他の可能な幅はたと
えば１６バイト（ＢＳＢ２）または１４バイトである。 これらの場合は、どのように可変の幅の命令が処理され
るべきかを示す。図２によれば、バッファメモリＢＰＵ
は、それぞれ命令データバスＤＢＩの幅またはそれより
も小さい幅を有するメモリブロックＩＢＢに分割されて
いる。図２には命令データバスの幅の２つのメモリブロ
ックＩＢＢ１およびＩＢＢ２と、それよりも小さい幅の
別のメモリブロックＩＢＢ０とが設けられている。メモ
リブロックＩＢＢ１およびＩＢＢ２は１６バイトから成
っており、これらは４つの語または８つの半語に分割さ
れている。半語は参照符号ＨＡを付されており、またそ
れぞれ２バイトから成っている。半語境界にそれぞれ１
つの命令の開始が存在し得る。最も望ましくない場合に
は、このことは１４バイト幅の１つのカットＢＶに通ず
る。すなわちＢＶ＝Ｂ（ＤＢＩ）−２バイト＝１４バイ
トである。
【００３２】それぞれ常にｎ＝４の命令が完全に命令バ
ッファメモリのなかに存在すべきであり、また可能な命
令ブロックカットが顧慮されれば、命令バッファメモリ
ＢＰＵは下記のように計算される長さＬを有していなけ
ればならない。 Ｌ＝ＢＳＢ＋ＢＶ＝ｎ×（最大命令長さ）＋ＢＶ
【００
３３】実施例では最大命令長さは６バイトであり、従っ
て４つのプロセッサ要素の際には最大命令ストリングの
幅はＢＳＢ＝２４バイトであり、それに１４バイトが加
えられて３８バイトとなる。それぞれ１つのメモリブロ
ック、すなわちメモリブロックＩＢＢ１もしくはＩＢＢ
２が命令データバスＤＢＩを介して一回ロードされ得る
。ただ３つの半語の幅であるメモリブロックＩＢＢ０は
他の両メモリブロックＩＢＢ１およびＩＢＢ２からの語
を記憶する役割をする。現在の命令ストリングが常に命
令ブロックカットのなかで、すなわち半語−７ないし０
の範囲内で開始することから出発する。命令ストリング
の開始は１つのポインタにより指示され得る。 命令バッファメモリの再ロードは３つの場合に別けられ
得る。
【００３４】ａ）ｎ＝４の命令の取り出しの後に後続の
命令ストリングが半語−３および０（内包的）の範囲内
で開始する。この場合、バッファメモリは不変にとどま
る。なぜならば、なおｎ＝４の命令がそのなかに含まれ
ており、単にインデックスまたはポインタが新たに計算
されるからである。
【００３５】ｂ）命令取り出しの後に後続の命令ストリ
ングが半語１ないし８（内包的）の範囲内で開始する。 命令バッファメモリはいま１命令ブロックだけずらされ
なければならない。 ＩＢＢ０　　　　：＝ＩＢＢ１１　…３　ＩＢＢ１　　
　　：＝ＩＢＢ２ ＩＢＢ２　　　　：＝命令取出し段ＢＦＥの内容インデ
ックス：＝古い命令ストリング開始−８
【００３６】ｃ
）命令ストリングが命令取り出しの後に半語範囲９ない
し１２（内包的）の範囲内で開始する。 ここでは命令バッファメモリは２命令ブロックだけずら
されなければならない。 ＩＢＢ０　　　　：＝ＩＢＢ２９−１１ＩＢＢ１　　　
　：＝命令取出し段ＢＦＥの内容ＩＢＢ２　　　　：＝
命令先取り段ＢＰＲＥの内容インデックス：＝古い命令
ストリング開始−１６
【００３７】ただ３つの半語の長
さのメモリブロックＩＢＢ０が省略されることも可能で
ある。命令ブロックカットはその場合に−４から＋３ま
で行き、命令ストリングは３つの半語だけ短い。この措
置によりハードウェア実現費用が少なくてすむが、その
代わりに場合の一部分では３つの命令しか転送され得な
い。
【００３８】命令バッファメモリの別の可能な実現例が
図３に示されている。図２では命令バッファメモリは、
予めそれぞれ４語の１つまたは２つの命令ブロックが場
所を有するならば、常に再ロードされるが、図３では、
命令バッファ終端にｎ個の命令がもはや全く含まれてお
らず、またメモリブロックＩＢＢ２のなかに第１の半語
がロードされていないときにのみ再ロードされる。この
解決策では命令ストリング（ＢＳＢ３）の常に少なくと
も１６バイトがロードされ得る。従って、場合の大部分
でｎ＝４の命令がロードされている。この解決策の利点
は、飛越し命令の際に放棄されなければならない命令バ
ッファ内容がより少ないことである。
【００３９】図２を例として、命令ストリングの開始を
指示するインデックスがどのように計算され得るかを示
す。 もし　　残余インデックス≧９　　であればインデック
ス：＝残余インデックス−１６もし　　残余インデック
ス≧１　　でなければインデックス：＝残余インデック
ス−８さもなければ ＢＥＦ１　　　　　　　　：＝命令ストリング（インデ
ックス）； ＢＬ１　　　　　　　　　　：＝命令長さ（ＢＥＦ１）
；ＢＥＦ２　　　　　　　　：＝命令ストリング（イン
デックス＋ＢＬ１）； ＢＬ２　　　　　　　　　　：＝命令長さ（ＢＥＦ２）
；ＢＥＦ３　　　　　　　　：＝命令ストリング（イン
デックス＋ＢＬ１＋ＢＬ２）； ＢＬ３　　　　　　　　　　：＝命令長さ（ＢＥＦ３）
；ＢＥＦ４　　　　　　　　：＝命令ストリング（イン
デックス＋ＢＬ１＋ＢＬ２＋ＢＬ３）； ＢＬ４　　　　　　　　　　：＝命令長さ（ＢＥＦ４）
；残余インデックス：＝インデックス＋ＢＬ１＋ＢＬ２
＋ＢＬ３＋ＢＬ４
【図面の簡単な説明】
【図１】命令機構のブロック回路図である。
【図２】命令バッファメモリの第１の実施例の説明図で
ある。
【図３】命令バッファメモリの第２の実施例の説明図で
ある。
【図４】複数の並列プロセッサ要素を有するプロセッサ
の原理回路図である。
【符号の説明】
ＢＤＣ　　命令プリデコード段 ＢＥＦ　　命令 ＢＦＥ　　命令取出し段 ＢＰＲＥ　　命令先取り段 ＢＰＵ　　命令バッファメモリ ＢＳＥ　　選択ユニット ＢＵＥ　　命令転送ユニット ＢＺ　　　　命令カウンタ ＣＡ　　　　キャッシュメモリ装置 ＤＢＩ　　命令データバス ＥＮＧ　　制御信号段 ＩＢＢ　　命令ブロック ＩＵ　　　　命令機構 Ｋ　　　　　　コンフリクト信号 ＫＦＬ　　コンフリクト検査段 ＫＳ　　　　コンフリクト信号 ＯＦＥ　　オペランド取出し段 ＯＰＡ　　オペランドアドレス指定ユニットＰ　　　　
　　プロセッサ ＰＣ　　　　インクレメンタ ＰＥ　　　　プロセッサ要素 ＲＧ　　　　レジスタバンク Ｓ‐ＥＮ　　制御信号 ＳＰＲ　　飛越し命令ユニット

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】　　ｎ個のプロセッサ要素（ＰＥ）を有す
    るプロセッサ（Ｐ）に対する命令機構において、命令の
    並列処理が可能であるように多数の命令が記憶されてい
    る命令バッファメモリ（ＢＰＵ）と、命令バッファメモ
    リ（ＢＰＵ）のなかにｎ個よりも少ない命令が存在する
    ときに、処理すべきプログラムの命令列のなかのすぐ次
    の命令をメモリ（ＣＡ）から命令バッファメモリ（ＢＰ
    Ｕ）にロードする命令取出し段（ＢＦＥ）と、命令バッ
    ファメモリ（ＢＰＵ）のなかの命令（ＢＥＦ）をプロセ
    ッサ要素（ＰＥ）に対応付け、またプロセッサ要素への
    対応付けを示す選択信号を発生する命令転送ユニット（
    ＢＵＥ）と、命令転送ユニット（ＢＵＥ）のなかに含ま
    れている命令をプリデコードするプリデコード段（ＢＤ
    Ｃ）と、プリデコードされた命令をプリデコード段（Ｂ
    ＤＣ）から受け、また命令コードからプロセッサ要素（
    ＰＥ）により並列に処理すべき命令の間のコンフリクト
    を認識し、またそれに関係してコンフリクト信号（ＫＳ
    ）を発生するコンフリクト検査段（ＫＦＬ）と、選択信
    号およびコンフリクト信号からプロセッサ要素（ＰＥ）
    に対する制御信号（Ｓ‐ＥＮ）を発生し、プロセッサ要
    素に準備された命令（ＢＥＦ）の受入れを指令し、また
    はコンフリクトの場合にコンフリクトが除去されるまで
    命令の処理に対してプロセッサ要素を遮断する制御信号
    段（ＥＮＧ）とを含んでいることを特徴とするプロセッ
    サに対する命令機構。
  2. 【請求項２】　　命令バッファメモリ（ＢＰＵ）と命令
    転送ユニット（ＢＵＥ）との間に、可変長さの命令の際
    に命令をその長さに相応してプロセッサ要素（ＰＥ）に
    対応付ける選択ユニット（ＢＳＥ）が配置されているこ
    とを特徴とする請求項１記載の命令機構。
  3. 【請求項３】　　プリデコード段（ＢＤＣ）と接続され
    ており、また命令シーケンスのなかの飛越し命令を認識
    し、またこの場合に飛越し信号を発生する飛越し命令ユ
    ニット（ＳＰＲ）が設けられており、飛越し信号が選択
    ユニット（ＢＳＥ）に供給され、それによって同時に可
    能な代替経路の命令が並列に実行されるように指令され
    ることを特徴とする請求項２記載の命令機構。
  4. 【請求項４】　　プリデコード段（ＢＤＣ）と接続され
    ており、またオペランドアドレス計算を実行するオペラ
    ンドアドレス指定ユニット（ＯＰＡ）が設けられている
    ことを特徴とする請求項１ないし３の１つに記載の命令
    機構。
  5. 【請求項５】　　アドレス計算のために必要なオペラン
    ドをメモリ（ＲＧ、ＣＡ）から取出すオペランド取出し
    段（ＯＦＥ）が設けられていることを特徴とする請求項
    ４記載の命令機構。
  6. 【請求項６】　　命令バッファメモリ（ＢＰＵ）および
    命令取出し段（ＢＦＥ）と接続されており、また命令取
    出し段（ＢＦＥ）からロードされた命令に続く命令をロ
    ードする命令先取り段（ＢＰＲＥ）が設けられているこ
    とを特徴とする請求項１ないし５の１つに記載の命令機
    構。
  7. 【請求項７】　　命令バッファメモリ（ＢＰＵ）の幅が
    命令ストリングの幅と、メモリから命令機構へ通ずる命
    令データバスの幅に関係するカットとの和に等しく選定
    されており、命令ストリングの幅がプロセッサ要素の数
    と最大命令長さとの積により決定されていることを特徴
    とする請求項１ないし６の１つに記載の命令機構。
  8. 【請求項８】　　命令バッファメモリ（ＢＰＵ）がたか
    だか命令データバス（ＤＢＩ）の幅の命令ブロック（Ｉ
    ＢＢ）に分割されており、また１つまたは２つの新しい
    命令ブロックに対する場所が命令データバスの幅により
    与えられているときに、命令がバッファメモリに再ロー
    ドされることを特徴とする請求項７記載の命令機構。
  9. 【請求項９】　　命令バッファメモリ（ＢＰＵ）が、そ
    のなかにｎ個の命令がもはや含まれていないときに再ロ
    ードされることを特徴とする請求項７記載の命令機構。
JP3268784A 1990-09-26 1991-09-20 プロセッサに対する命令機構 Withdrawn JPH04273367A (ja)

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DE4030438 1990-09-26
DE4030438.8 1990-09-26

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