JPH04270527A - Packet information counter - Google Patents

Packet information counter

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JPH04270527A
JPH04270527A JP3053393A JP5339391A JPH04270527A JP H04270527 A JPH04270527 A JP H04270527A JP 3053393 A JP3053393 A JP 3053393A JP 5339391 A JP5339391 A JP 5339391A JP H04270527 A JPH04270527 A JP H04270527A
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port
packet information
collision
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Osamu Kojima
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Abstract

PURPOSE:To reduce the circuit scale and to improve the system expansion by storing statistic information required for network management into a memory. CONSTITUTION:Statistic information being summation of packet information such as a CRC error and a clock error for each port is stored in a dual port RAM 22. When a collision of a packet is detected by a collision detection circuit 15, a collision number data in the statistic information in the RAM 22 is revised by an adder 24. At non-collision, since a reception packet is only one, it is selected by a multiplexer 12 and fed to one packet information detector 16. The adder 24 rewrites the relevant statistic information in the RAM 22 based on the packet information such as various error information detected by the packet information detector 16.

Description

【発明の詳細な説明】[Detailed description of the invention]

【0001】0001

【産業上の利用分野】この発明は、例えばCSMA/C
D(Carrier Sense Multiple 
Access/Collision Detectio
n )方式のローカル・エリア・ネットワーク(LAN
)において、複数のケーブルセグメントを相互に接続・
中継するマルチポートリピータ等に使用され、ネットワ
ーク管理上必要とされる各ポートの統計情報を蓄積する
パケット情報カウンタに関する。
[Industrial Field of Application] This invention is applicable to, for example, CSMA/C
D (Carrier Sense Multiple
Access/Collision Detection
n ) local area network (LAN)
) to connect multiple cable segments to each other.
The present invention relates to a packet information counter that is used in a multi-port repeater, etc., and accumulates statistical information of each port required for network management.

【0002】0002

【従来の技術】CSMA/CD方式のLANに使用され
るマルチポートリピータ等では、例えば衝突検出時に適
切な再送タイミングを決定する等、複数のケーブルセグ
メント間でのパケットの伝送を支障なく行うために、各
セグメントが接続されるポートの受信状況を統計情報と
して蓄積しておく必要がある。この統計情報としては、
例えばパケットの衝突回数、正常パケット受信数、CR
Cエラー数、パケット長エラー数及び受信クロックエラ
ー数等のエラー情報があり、これらはパケット情報カウ
ンタに順次蓄積されていくようになっている。
[Prior Art] Multi-port repeaters used in CSMA/CD type LANs are designed to transmit packets between multiple cable segments without any problems, such as determining appropriate retransmission timing when a collision is detected. , it is necessary to accumulate the reception status of the ports to which each segment is connected as statistical information. This statistical information is
For example, number of packet collisions, number of normal packets received, CR
There is error information such as the number of C errors, the number of packet length errors, and the number of reception clock errors, and these are sequentially accumulated in a packet information counter.

【0003】図3は従来のパケット情報カウンタ1の概
略構成を示すブロック図である。各セグメント21 ,
22 ,…,2N からポートP1 ,P2 ,…,P
N を介して入力されるパケットは、パケット情報検出
器31 ,32 ,…,3N に夫々入力されると共に
衝突検出回路4に入力されている。パケット情報検出器
31 〜3N は、夫々受信パケットからCRCエラー
、パケット長エラー及び受信クロックエラー等のパケッ
ト情報を検出する。 また、衝突検出回路4は、各ポートでのパケットの衝突
を検出し、パケット情報検出器31 〜3N の動作を
制御する。パケット情報検出器31 〜3N の出力側
には、統計情報を検出するためのカウンタ群51 ,5
2 ,…,5N が設置されている。各カウンタ群51
 〜5N は、夫々正常パケットカウンタ61 、CR
Cエラーカウンタ62 、RUNTパケットカウンタ6
3 、クロックエラーカウンタ6M 等、種々のパケッ
ト情報を夫々蓄積するための複数種類のカウンタから構
成されている。
FIG. 3 is a block diagram showing a schematic configuration of a conventional packet information counter 1. As shown in FIG. Each segment 21,
22,...,2N to ports P1, P2,...,P
The packets input via N are input to packet information detectors 31 , 32 , . . . , 3N , respectively, and are also input to collision detection circuit 4 . The packet information detectors 31 to 3N detect packet information such as a CRC error, a packet length error, and a reception clock error from each received packet. Further, the collision detection circuit 4 detects packet collisions at each port and controls the operations of the packet information detectors 31 to 3N. On the output side of the packet information detectors 31 to 3N, there are counter groups 51, 5 for detecting statistical information.
2,...,5N are installed. Each counter group 51
~5N are normal packet counters 61 and CR, respectively.
C error counter 62, RUNT packet counter 6
3, a clock error counter 6M, etc., each of which stores various kinds of packet information.

【0004】このように構成されたパケット情報カウン
タにおいては、ポートP1 〜PN のうち、いずれか
一つのポートで正しくパケットが受信されたときには、
対応するポート番号の正常パケットカウンタ61 をカ
ウントアップさせ、データが衝突したり、受信パケット
になんらかのエラーが発生したときには、対応するポー
トの対応するカウンタ6i をカウントアップさせるこ
とにより、順次統計情報が蓄積されることになる。
[0004] In the packet information counter configured as described above, when a packet is correctly received at any one of ports P1 to PN,
The normal packet counter 61 of the corresponding port number is counted up, and when data collides or some kind of error occurs in the received packet, the corresponding counter 6i of the corresponding port is counted up, and statistical information is accumulated sequentially. will be done.

【0005】[0005]

【発明が解決しようとする課題】しかしながら、上述し
た従来のパケット情報カウンタでは、各ポート毎に必要
なパケット情報を蓄積するための複数のカウンタを設け
る必要があるため、ポート数をN、ポート毎に蓄積すべ
き統計情報の種類をMとしたとき、N×M個のカウンタ
を設けなければならない。このため、ポート数やパケッ
ト情報数が増えると、カウンタ数が増大すると共に、各
カウンタの入出力のための配線数が増大し、回路規模が
大きくなってしまうという問題点がある。また、従来の
パケット情報カウンタでは、接続すべきポート数や統計
情報の種類が増えたときには、新たにカウンタを増設す
る必要があるため、システムの拡張性及び柔軟性に欠け
るという問題点もある。
[Problems to be Solved by the Invention] However, in the conventional packet information counter described above, it is necessary to provide a plurality of counters to accumulate the necessary packet information for each port. When the number of types of statistical information to be accumulated is M, N×M counters must be provided. For this reason, when the number of ports and the number of packet information increases, the number of counters increases and the number of wiring for inputting and outputting each counter increases, resulting in a problem that the circuit scale becomes large. In addition, with conventional packet information counters, when the number of ports to be connected and the types of statistical information increase, it is necessary to add new counters, so there is also the problem that the system lacks expandability and flexibility.

【0006】本発明は、このような従来の問題点を解決
するためになされたもので、回路規模を縮小することが
でき、システムの拡張性及び柔軟性に優れたパケット情
報カウンタを提供することを目的とする。
The present invention has been made to solve these conventional problems, and provides a packet information counter that can reduce the circuit scale and has excellent system expandability and flexibility. With the goal.

【0007】[0007]

【課題を解決するための手段】本発明に係るパケット情
報カウンタは、複数のポートから夫々受信されるパケッ
トの各種エラー情報等のパケット情報を蓄積した統計情
報を記憶するメモリと、前記各ポートにおけるパケット
の衝突を検出する衝突検出手段と、前記各ポートから受
信されるパケットの前記パケット情報を検出するパケッ
ト情報検出手段と、パケットが受信されたポートを特定
する受信ポート番号を出力する受信ポートエンコード手
段と、前記衝突検出手段の出力、前記検出されたパケッ
ト情報及び前記受信ポート番号に基づいて前記メモリ内
の必要な前記統計情報を選択的に書き替える統計情報更
新手段とを具備してなることを特徴とする。
[Means for Solving the Problems] A packet information counter according to the present invention includes a memory for storing statistical information that accumulates packet information such as various error information of packets received from a plurality of ports, and a a collision detection means for detecting a collision of packets; a packet information detection means for detecting the packet information of the packet received from each port; and a reception port encoder for outputting a reception port number specifying the port on which the packet was received. and statistical information updating means for selectively rewriting the necessary statistical information in the memory based on the output of the collision detecting means, the detected packet information, and the receiving port number. It is characterized by

【0008】[0008]

【作用】各種パケット情報が有効な情報として取り扱わ
れるのは、パケットの衝突がない場合であるから、蓄積
すべきパケット情報が得られるのは、必ず1つのポート
のみから1つのパケットが受信されている場合である。 従って、複数のポートについての統計情報が同時に書き
替えられることはない。本発明では、この点に着目し、
各ポート毎の統計情報をメモリに蓄積し、衝突検出手段
の出力と受信ポート番号とパケット情報とに基づき、統
計情報更新手段によりメモリ内の必要な統計情報を選択
的に書き替えるようにしている。したがって、この発明
によれば、従来のように多数のカウンタを必要としない
ため、回路構成及び入出力の配線が簡略化され、回路規
模を縮小することができる。また、本発明によれば、ポ
ート数及び統計情報の種類を変更した場合でも、アドレ
スを変更するだけでこれに対処することができ、システ
ムの拡張が容易になる。
[Operation] Various packet information is treated as valid information when there is no packet collision, so the packet information to be accumulated is always obtained when one packet is received from only one port. This is the case. Therefore, statistical information about multiple ports will not be rewritten at the same time. The present invention focuses on this point,
Statistical information for each port is stored in memory, and necessary statistical information in the memory is selectively rewritten by statistical information updating means based on the output of collision detection means, receiving port number, and packet information. . Therefore, according to the present invention, since a large number of counters are not required as in the conventional case, the circuit configuration and input/output wiring can be simplified, and the circuit scale can be reduced. Further, according to the present invention, even if the number of ports and the type of statistical information are changed, this can be handled simply by changing the address, making it easy to expand the system.

【0009】なお、パケット情報が得られるのは、1つ
のポートだけにパケットが受信されている場合であるか
ら、各ポートのパケット情報検出手段は、同時に一つし
か使用されない。このため、このパケット情報検出手段
を共用することにより、更に回路規模を縮小することが
できる。また、メモリとしてデュアルポートメモリを使
用すると、統計情報を必要なタイミングで読み出すこと
ができ、ネットワーク管理が容易になるという利点があ
る。
Note that since packet information is obtained only when a packet is received by one port, only one packet information detection means for each port is used at the same time. Therefore, by sharing this packet information detection means, the circuit scale can be further reduced. Furthermore, using a dual port memory as the memory has the advantage that statistical information can be read out at the required timing, making network management easier.

【0010】0010

【実施例】以下、添付の図面に基づいて、本発明の実施
例に係るパケット情報カウンタについて説明する。図1
は、本実施例に係るパケット情報カウンタ11の構成を
示すブロック図である。このパケット情報カウンタ11
は、複数のセグメント21 ,22 ,23 ,…,2
N 上のデータを相互に中継するマルチポートリピータ
に内蔵される。各セグメント21 〜2N からポート
P1 ,P2 ,P3 ,…,PN を介して入力され
るパケットは、マルチプレクサ12、受信キャリア検出
回路13、受信ポートエンコーダ14及び衝突検出回路
15に入力されている。マルチプレクサ12は、受信キ
ャリア検出回路13で検出された受信ポート番号のポー
トを選択する。選択されたポートの受信パケットは、パ
ケット情報検出器16に入力されている。パケット情報
検出器16は、選択された受信パケットに含まれるパケ
ット情報を順次検出する。
DESCRIPTION OF THE PREFERRED EMBODIMENTS A packet information counter according to an embodiment of the present invention will be described below with reference to the accompanying drawings. Figure 1
1 is a block diagram showing the configuration of a packet information counter 11 according to the present embodiment. This packet information counter 11
is a plurality of segments 21 , 22 , 23 ,...,2
It is built into a multi-port repeater that relays data on N ports to each other. Packets input from each segment 21 to 2N via ports P1, P2, P3, . The multiplexer 12 selects the port corresponding to the reception port number detected by the reception carrier detection circuit 13. The received packet of the selected port is input to the packet information detector 16. The packet information detector 16 sequentially detects packet information included in the selected received packet.

【0011】受信キャリア検出回路13は、各セグメン
ト21 〜2N にこのリピータ以外の局がキャリアを
送出したことを検出する。この受信キャリア検出回路1
3の検出結果は、ラッチ回路17でラッチされるように
なっている。ラッチ回路17は、1回の受信動作中、即
ちいずれか一つのポートの受信キャリアがアクティブに
なってから全ての受信キャリアが非アクティブになるま
での間にアクティブになった受信キャリアをラッチする
。受信ポートエンコーダ14は、1つのポートのみから
キャリアを検出した場合に、そのポート番号をn1 ビ
ット(2n1≧1)のポートアドレスにエンコードする
。衝突検出回路15は、ポートP1 〜PN のうち、
少なくとも1つのポートで衝突が発生したことを検出す
る。衝突検出回路15の出力は、制御回路18に入力さ
れている。
The received carrier detection circuit 13 detects that a station other than this repeater has transmitted a carrier to each segment 21 to 2N. This received carrier detection circuit 1
The detection result No. 3 is latched by the latch circuit 17. The latch circuit 17 latches the reception carrier that becomes active during one reception operation, that is, after the reception carrier of any one port becomes active until all the reception carriers become inactive. When the reception port encoder 14 detects a carrier from only one port, it encodes the port number into a port address of n1 bits (2n1≧1). The collision detection circuit 15 includes ports P1 to PN.
Detecting that a collision has occurred on at least one port. The output of the collision detection circuit 15 is input to the control circuit 18.

【0012】マルチプレクサ19は、パケット情報検出
器16から出力されるパケット情報を、制御回路18の
出力に基づいて順次切り替える。また、マルチプレクサ
20は、ラッチ回路17にラッチされた受信キャリアを
ポート毎に切り替える。マルチプレクサ19,20の出
力はマルチプレクサ21に入力されている。マルチプレ
クサ21は、衝突検出回路15が衝突を検出したときに
は、マルチプレクサ20の出力を選択し、衝突検出回路
15が衝突を検出しなかったときには、マルチプレクサ
19の出力を選択する。
The multiplexer 19 sequentially switches the packet information output from the packet information detector 16 based on the output of the control circuit 18. Further, the multiplexer 20 switches the received carrier latched by the latch circuit 17 for each port. The outputs of multiplexers 19 and 20 are input to multiplexer 21. The multiplexer 21 selects the output of the multiplexer 20 when the collision detection circuit 15 detects a collision, and selects the output of the multiplexer 19 when the collision detection circuit 15 does not detect a collision.

【0013】また、このパケット情報カウンタ11には
、CRCエラー、パケット長エラー等の統計情報を蓄積
するためのデュアルポートRAM22が設けられている
。図2は、このデュアルポートRAM22に記憶される
統計情報を示す模式図である。この図に示すように、デ
ュアルポートRAM22の記憶領域は、ポート毎に区分
され、各記憶領域に正常パケットカウント値、CRCエ
ラーカウント値、パケット長エラーカウント値及び衝突
回数等の各統計情報が記憶されるようになっている。 ポート数がN、各ポートの統計情報の種類をMとすると
、このデュアルポートRAM22には、N×M個の統計
情報が蓄積されることになる。
The packet information counter 11 is also provided with a dual port RAM 22 for accumulating statistical information such as CRC errors and packet length errors. FIG. 2 is a schematic diagram showing statistical information stored in this dual port RAM 22. As shown in this figure, the storage area of the dual port RAM 22 is divided by port, and each storage area stores statistical information such as a normal packet count value, a CRC error count value, a packet length error count value, and the number of collisions. It is now possible to do so. Assuming that the number of ports is N and the type of statistical information for each port is M, N×M pieces of statistical information are stored in this dual port RAM 22.

【0014】このデュアルポートRAM22は、加算器
24と図示しないCPUとから夫々アクセス可能なもの
となっている。デュアルポートRAM22は、アドレス
発生回路23からn2 ビットのアドレスを与えられる
。 アドレス発生回路23は、制御回路18からの出力と受
信ポートエンコーダ14の出力とによってアドレスを決
定する。デュアルポートRAM22から読み出されたn
3 ビットの統計情報は、加算器24によってマルチプ
レクサ21の出力と加算され、再度同一アドレスに書き
込まれるようになっている。このように、制御回路18
、マルチプレクサ21、アドレス発生回路23及び加算
器24は、デュアルポートRAM22に記憶された内容
を更新する統計情報更新手段を構成している。
This dual port RAM 22 can be accessed by the adder 24 and a CPU (not shown), respectively. The dual port RAM 22 is given an n2-bit address from the address generation circuit 23. Address generation circuit 23 determines an address based on the output from control circuit 18 and the output from reception port encoder 14 . n read from dual port RAM 22
The 3-bit statistical information is added to the output of the multiplexer 21 by an adder 24, and is written to the same address again. In this way, the control circuit 18
, multiplexer 21, address generation circuit 23, and adder 24 constitute statistical information updating means for updating the contents stored in dual port RAM 22.

【0015】次にこのように構成された本実施例に係る
パケット情報カウンタ11の動作について説明する。先
ず、初期設定時には、CPUによりデュアルポートRA
M22の全アドレスに0が書き込まれ、統計情報がクリ
アされる。パケット情報カウンタ11は、1回の受信動
作が終了した時点で一連の動作を行う。ここで、1回の
受信動作とは、いずれか一つのポートの受信キャリアが
アクティブになってから、全てのポートの受信キャリア
が非アクティブになるまでの動作である。
Next, the operation of the packet information counter 11 according to this embodiment configured as described above will be explained. First, at the time of initial setting, the dual port RA is set by the CPU.
0 is written to all addresses of M22, and the statistical information is cleared. The packet information counter 11 performs a series of operations when one reception operation is completed. Here, one reception operation is an operation from when the reception carrier of any one port becomes active until the reception carriers of all ports become inactive.

【0016】受信中にパケットの衝突が発生した場合に
は、衝突検出回路15がこれを検出し、マルチプレクサ
21をマルチプレクサ20側に切り替え、衝突回数が更
新される。即ち、制御回路18は、マルチプレクサ20
を制御して各ポートの受信キャリアを順番に選択すると
共に、アドレス発生回路23を制御してデュアルポート
RAM22に記憶されている各ポートの衝突回数データ
を順番に加算器24に読み出す。加算器24は、受信キ
ャリアがアクティブであるポートについては、読み出さ
れた衝突回数データに1を加算してデュアルポートRA
M22に書き込む。これにより、衝突回数のデータを更
新することができる。
If a packet collision occurs during reception, the collision detection circuit 15 detects this, switches the multiplexer 21 to the multiplexer 20 side, and updates the number of collisions. That is, the control circuit 18
is controlled to select the received carrier of each port in order, and also controls the address generation circuit 23 to sequentially read out the collision count data of each port stored in the dual port RAM 22 to the adder 24. For ports where the receiving carrier is active, the adder 24 adds 1 to the read collision count data and adds it to the dual port RA.
Write to M22. This allows the data on the number of collisions to be updated.

【0017】受信中にパケットの衝突が発生しなかった
場合には、マルチプレクサ21は、マルチプレクサ19
の出力を選択し、受信パケットの各種統計情報を更新す
る。即ち、制御回路18は、マルチプレクサ19を制御
してパケット情報検出器16で検出されたCRCエラー
、クロックエラー等のパケット情報を順番に検索すると
共に、統計情報の種類を示す情報をアドレス発生回路2
3に出力する。また、アドレス発生回路23には、受信
ポートエンコーダ14からの受信ポート番号が供給され
る。アドレス発生回路23は、受信ポート番号と統計情
報の種類とにより決定されるアドレスをデュアルポート
RAM22に出力する。これによりRAM22からは受
信ポートの各統計情報が順番に加算器24に読み出され
る。加算器24は、マルチプレクサ19から出力される
該当統計情報の情報ビットが1である場合に、読み出さ
れた統計情報をインクリメントしてデュアルポートRA
M22に書き込む。これにより受信ポートの統計情報が
書き替えられる。
If no packet collision occurs during reception, the multiplexer 21 sends the multiplexer 19
Select the output of and update various statistical information of received packets. That is, the control circuit 18 controls the multiplexer 19 to sequentially search for packet information such as CRC errors and clock errors detected by the packet information detector 16, and also sends information indicating the type of statistical information to the address generation circuit 2.
Output to 3. Further, the address generation circuit 23 is supplied with the reception port number from the reception port encoder 14 . The address generation circuit 23 outputs an address determined based on the receiving port number and the type of statistical information to the dual port RAM 22. As a result, each piece of statistical information of the receiving port is sequentially read out from the RAM 22 to the adder 24. When the information bit of the relevant statistical information output from the multiplexer 19 is 1, the adder 24 increments the read statistical information and adds it to the dual port RA.
Write to M22. This rewrites the statistical information of the receiving port.

【0018】このようにして更新された統計情報は、デ
ュアルポートRAM22のもう一方のポートからCPU
によって読み出される。
The statistical information updated in this way is sent to the CPU from the other port of the dual port RAM 22.
is read by

【0019】このように、本実施例に係るパケット情報
カウンタ11によれば、各ポートの統計情報をデュアル
ポートRAM22に蓄積するようにしているので、従来
のように、多数のカウンタを用いた場合に比べ、その回
路構成及び入出力配線を簡略化することができ、回路規
模を縮小することができると共に、システム拡張に対す
る柔軟性を向上させることができる。また、本実施例で
は、正常受信時の受信パケットは唯一であることに基づ
き、パケット情報検出器16を各ポートで共有している
ので、更に回路規模を縮小することができる。
As described above, according to the packet information counter 11 according to the present embodiment, the statistical information of each port is stored in the dual port RAM 22, so that when a large number of counters are used as in the conventional case, Compared to the above, the circuit configuration and input/output wiring can be simplified, the circuit scale can be reduced, and the flexibility for system expansion can be improved. Furthermore, in this embodiment, since the packet information detector 16 is shared by each port based on the fact that only one packet is received during normal reception, the circuit scale can be further reduced.

【0020】なお、統計情報を記憶するメモリは、特に
デュアルポートRAMに限定されるものではないが、こ
の実施例のように、デュアルポートRAMを使用すると
、CPU側からのアクセスが容易になり、CPUのメモ
リアクセス時の待ち時間を短縮することができるという
利点がある。
Note that the memory for storing statistical information is not particularly limited to dual-port RAM, but if dual-port RAM is used as in this embodiment, access from the CPU side becomes easier. This has the advantage that the waiting time when the CPU accesses the memory can be reduced.

【0021】[0021]

【発明の効果】以上述べたように、本発明によれば、各
ポートの統計情報をメモリに蓄積するようにしているの
で、多数のカウンタを用いた従来のものに比べ、その回
路構成及び入出力配線を簡略化することができ、回路規
模を大幅に縮小することができる。また、本発明によれ
ば、統計情報の蓄積にメモリを使用したことにより、ポ
ート数及び統計情報の種類等を変更する場合にも、アド
レス指定を変えるだけでよいため、システムの拡張性及
び柔軟性を向上させることができるという効果を奏する
As described above, according to the present invention, the statistical information of each port is stored in the memory, so the circuit configuration and input The output wiring can be simplified and the circuit scale can be significantly reduced. Furthermore, according to the present invention, by using memory to store statistical information, even when changing the number of ports, the type of statistical information, etc., it is only necessary to change the address designation, which improves system expandability and flexibility. It has the effect of improving sexual performance.

【図面の簡単な説明】[Brief explanation of the drawing]

【図1】  本発明の実施例に係るパケット情報カウン
タのブロック図である。
FIG. 1 is a block diagram of a packet information counter according to an embodiment of the present invention.

【図2】  同パケット情報カウンタにおけるデュアル
ポートRAMの記憶データを示す模式図である。
FIG. 2 is a schematic diagram showing data stored in a dual port RAM in the same packet information counter.

【図3】  従来のパケット情報カウンタのブロック図
である。
FIG. 3 is a block diagram of a conventional packet information counter.

【符号の説明】[Explanation of symbols]

  1,11…パケット情報カウンタ、21 〜2N 
…セグメント、31 〜3N ,16…パケット情報検
出器、4,15…衝突検出回路、51 〜5N …カウ
ンタ群、12,19〜21…マルチプレクサ、13…受
信キャリア検出回路、14…受信ポートエンコーダ、1
7…ラッチ回路、18…制御回路、22…デュアルポー
トRAM、23…アドレス発生回路、24…加算器。
1, 11...Packet information counter, 21 ~ 2N
... Segment, 31 to 3N, 16... Packet information detector, 4, 15... Collision detection circuit, 51 to 5N... Counter group, 12, 19 to 21... Multiplexer, 13... Reception carrier detection circuit, 14... Reception port encoder, 1
7...Latch circuit, 18...Control circuit, 22...Dual port RAM, 23...Address generation circuit, 24...Adder.

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】  複数のポートから夫々受信されるパケ
ットの各種エラー情報等のパケット情報を蓄積した統計
情報を記憶するメモリと、前記各ポートにおけるパケッ
トの衝突を検出する衝突検出手段と、前記各ポートから
受信されるパケットの前記パケット情報を検出するパケ
ット情報検出手段と、パケットが受信されたポートを特
定する受信ポート番号を出力する受信ポートエンコード
手段と、前記衝突検出手段の出力、前記検出されたパケ
ット情報及び前記受信ポート番号に基づいて前記メモリ
内の必要な前記統計情報を選択的に書き替える統計情報
更新手段とを具備してなることを特徴とするパケット情
報カウンタ。
1. A memory for storing statistical information that accumulates packet information such as various error information of packets received from a plurality of ports, collision detection means for detecting a collision of packets at each of the ports, and a collision detection means for detecting a collision of packets at each of the ports, packet information detecting means for detecting the packet information of a packet received from a port; receiving port encoding means for outputting a receiving port number specifying the port on which the packet was received; and an output of the collision detecting means; and statistical information updating means for selectively rewriting the necessary statistical information in the memory based on the received packet information and the receiving port number.
【請求項2】  前記複数のポートのうちパケットを受
信したポートを選択する選択手段を備え、この選択手段
で受信ポートを選択することにより前記パケット情報検
出手段を前記複数のポートで共有したことを特徴とする
請求項1記載のパケット情報カウンタ。
2. The apparatus further comprises a selection means for selecting a port that has received a packet from among the plurality of ports, and by selecting a receiving port with the selection means, it can be determined that the packet information detection means is shared among the plurality of ports. The packet information counter according to claim 1.
【請求項3】  前記メモリは、前記統計情報の更新と
前記統計情報の読み出しとを夫々異なるポートから行う
ことが可能なデュアルポートメモリであることを特徴と
する請求項1又は2記載のパケット情報カウンタ。
3. The packet information according to claim 1, wherein the memory is a dual port memory capable of updating the statistical information and reading the statistical information from different ports. counter.
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* Cited by examiner, † Cited by third party
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CN108833203A (en) * 2018-05-23 2018-11-16 新华三信息安全技术有限公司 A kind of message statistical method and device
CN111698016A (en) * 2019-03-13 2020-09-22 利勃海尔航空航天林登贝格股份有限公司 Apparatus and method for data transmission

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