JPH0426748B2 - - Google Patents
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- Publication number
- JPH0426748B2 JPH0426748B2 JP61008654A JP865486A JPH0426748B2 JP H0426748 B2 JPH0426748 B2 JP H0426748B2 JP 61008654 A JP61008654 A JP 61008654A JP 865486 A JP865486 A JP 865486A JP H0426748 B2 JPH0426748 B2 JP H0426748B2
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- vector
- array
- loop
- checking
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000003491 array Methods 0.000 claims description 4
- 230000014509 gene expression Effects 0.000 claims description 4
- 238000000034 method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000004458 analytical method Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
- Complex Calculations (AREA)
- Devices For Executing Special Programs (AREA)
Description
【発明の詳細な説明】
〔概要〕
本発明は、回帰的参照がないと言う指示行を持
つソース・プログラムのDOループをベクトル命
令列に変換する際に、その指示行の記述の正当性
をチエツクするための機械命令列を上記ベクトル
命令列の中に埋め込むようにしたものである。
つソース・プログラムのDOループをベクトル命
令列に変換する際に、その指示行の記述の正当性
をチエツクするための機械命令列を上記ベクトル
命令列の中に埋め込むようにしたものである。
本発明は、コンパイラ、特にコンパイラに対す
る回帰的参照がないと言う記述が正しいか否かを
チエツクするようにしたソース・プログラムの記
述チエツク方式に関するものである。
る回帰的参照がないと言う記述が正しいか否かを
チエツクするようにしたソース・プログラムの記
述チエツク方式に関するものである。
FORTRAN言語で書かれたDO文をベクトル命
令列に変換するコンパイラは公知である。例えば DO 10 ｉ＝１，10 Ａ（ｉ）＝Ｂ（ｉ）＋Ｃ（ｉ） 10 CONTINUE と言うソース・プログラムは １：10 Ａ（＊）＝Ｂ（＊）＋Ｃ（＊） と言うベクトル命令と等価である。第３図はこの
ベクトル命令を実行する場合の動作を説明するも
のである。ベクトルＢをベクトル計算機のベクト
ル・レジスタvt0にロードし、ベクトルＣを他の
ベクトル・レジスタvt1にロードし、ベクトル・
レジスタvt0及びベクトル・レジスタvt1の先頭か
ら順番に要素を読出して加算パイプラインに投入
し、同一の要素番号のもの同士を加算し、加算結
果をベクトル・レジスタvt3の対応する要素域に
格納する。しかしながら、DO文が必ずベクトル
化できるとは限らない。例えば DO 10 ｉ＝１，10 Ａ（ｉ）＝Ａ（ｉ−１） 10 CONTINUE と言うDO文は、Ａ（０）をＡ（１）に代入し、Ａ
（１）をＡ（２）に代入し、…Ａ（９）をＡ（10）に
代入することを意味しており、Ａ（０）が０であ
ると、Ａ（０），Ａ（１），…，Ａ（10）が全て０に
なる。上記の文をベクトル化すると、配列Ａの要
素がシフトしたような形になり、ソース・プログ
ラムで指示された処理を正しく行うことが出来な
くなる。このようなデータの定義参照関係を回帰
的参照があると言う。
令列に変換するコンパイラは公知である。例えば DO 10 ｉ＝１，10 Ａ（ｉ）＝Ｂ（ｉ）＋Ｃ（ｉ） 10 CONTINUE と言うソース・プログラムは １：10 Ａ（＊）＝Ｂ（＊）＋Ｃ（＊） と言うベクトル命令と等価である。第３図はこの
ベクトル命令を実行する場合の動作を説明するも
のである。ベクトルＢをベクトル計算機のベクト
ル・レジスタvt0にロードし、ベクトルＣを他の
ベクトル・レジスタvt1にロードし、ベクトル・
レジスタvt0及びベクトル・レジスタvt1の先頭か
ら順番に要素を読出して加算パイプラインに投入
し、同一の要素番号のもの同士を加算し、加算結
果をベクトル・レジスタvt3の対応する要素域に
格納する。しかしながら、DO文が必ずベクトル
化できるとは限らない。例えば DO 10 ｉ＝１，10 Ａ（ｉ）＝Ａ（ｉ−１） 10 CONTINUE と言うDO文は、Ａ（０）をＡ（１）に代入し、Ａ
（１）をＡ（２）に代入し、…Ａ（９）をＡ（10）に
代入することを意味しており、Ａ（０）が０であ
ると、Ａ（０），Ａ（１），…，Ａ（10）が全て０に
なる。上記の文をベクトル化すると、配列Ａの要
素がシフトしたような形になり、ソース・プログ
ラムで指示された処理を正しく行うことが出来な
くなる。このようなデータの定義参照関係を回帰
的参照があると言う。
ソース・プログラムの中に下記のような文を書
くことが出来る。
くことが出来る。
＊VOCL LOOP，NOVREC（Ａ）
DO 10 ｉ＝１，10
＝Ａ（L1（ｉ））
Ａ（L2（ｉ））＝
10 CONTINUE
上記の文において、VOCLはVector
Optimization Control Lineの略であり、
NOVREC（Ａ）は配列Ａに関して回帰的参照
（リカレンス）がないことを意味している。上記
のソース・プログラムにおいて、NOVREC（Ａ）
によつて実行結果が変化するか否かは、配列L1，
L2の値によつて決まり、実行してみないと判ら
ない場合が多い。
Optimization Control Lineの略であり、
NOVREC（Ａ）は配列Ａに関して回帰的参照
（リカレンス）がないことを意味している。上記
のソース・プログラムにおいて、NOVREC（Ａ）
によつて実行結果が変化するか否かは、配列L1，
L2の値によつて決まり、実行してみないと判ら
ない場合が多い。
本発明は、上記の考察に基づくものであつて、
回帰的参照のないことをコンパイラに指示する記
述の正当性をチエツク出来るようにしたソース・
プログラムの記述チエツク方式を提供することを
目的としている。
回帰的参照のないことをコンパイラに指示する記
述の正当性をチエツク出来るようにしたソース・
プログラムの記述チエツク方式を提供することを
目的としている。
そしてそのため本発明のソース・プログラムの
記述チエツク方式は、配列Ａに関して回帰的参照
がないことを指示する指示行が付加されると共に
添字式が配列で表される複数の配列Ａを有する
DOループが入力されたときには、配列Ａをベク
トル化した機械命令列を出力するようになつたコ
ンパイラにおいて、上記指示行の記述の正当性を
チエツクするためのチエツク用機械命令列を、上
記DOループに対応する機械命令列に埋め込むこ
とを特徴とするものである。
記述チエツク方式は、配列Ａに関して回帰的参照
がないことを指示する指示行が付加されると共に
添字式が配列で表される複数の配列Ａを有する
DOループが入力されたときには、配列Ａをベク
トル化した機械命令列を出力するようになつたコ
ンパイラにおいて、上記指示行の記述の正当性を
チエツクするためのチエツク用機械命令列を、上
記DOループに対応する機械命令列に埋め込むこ
とを特徴とするものである。
以下、本発明を詳細に説明する。回帰的参照が
ないことをコンパイラに指示する指示行が誤りを
含むのは、 ｛∋ ｉ，∋ ｊ｜１≦ｉ≦Ｎ ＆ １≦ｊ ＜ｉ ＆L1（ｉ）＝L2（ｊ）｝ が真となるときである。即ち、同一要素がアクセ
スされるときは、先行する側（この場合はｉ）の
最後のアクセスよりも後続する側（この場合は
ｊ）のアクセスが先に行われると（ｊ＜ｉ）で
NGになる可能性がある。本発明では、この論理
式を高速に判定することによるデバツグ機能の実
現を図つた。
ないことをコンパイラに指示する指示行が誤りを
含むのは、 ｛∋ ｉ，∋ ｊ｜１≦ｉ≦Ｎ ＆ １≦ｊ ＜ｉ ＆L1（ｉ）＝L2（ｊ）｝ が真となるときである。即ち、同一要素がアクセ
スされるときは、先行する側（この場合はｉ）の
最後のアクセスよりも後続する側（この場合は
ｊ）のアクセスが先に行われると（ｊ＜ｉ）で
NGになる可能性がある。本発明では、この論理
式を高速に判定することによるデバツグ機能の実
現を図つた。
上記の論理式は次のようにして実現できる。全
てのNOVRECが有効な組合わせについて、デバ
ツグ・ライブラリを呼び出す。ライブラリ内部で
は、 先行する側の各要素の最終アクセス時のイン
デツクス値 後続する側の各要素の第１アクセス時のイン
デツクス値 を計算し、の値≧の値ならばOK、そうでな
いものが一つでもあればNGとする。
てのNOVRECが有効な組合わせについて、デバ
ツグ・ライブラリを呼び出す。ライブラリ内部で
は、 先行する側の各要素の最終アクセス時のイン
デツクス値 後続する側の各要素の第１アクセス時のイン
デツクス値 を計算し、の値≧の値ならばOK、そうでな
いものが一つでもあればNGとする。
の計算は次のようにして行われる。
VL vt0，L1
VGS vt1，１，１
ViST vt1，DVT1，vt0
ここで、VLは添字式L1をベクトル・レジスタ
にロードする命令で、添字式の形式によつて変化
する。VGSは、１から始まり、１ずつ増える数
列をvt1上に生成する命令である。ViSTは、vt1
の内容を配列DVT1のvtoで示された要素位置に
ストアする命令であり、vt0が同一要素を複数回
表示した場合には、最後に示した時の値が残る。
第１図はViST命令（ベクトル間接ストア命令）
を説明する図である。ベクトル・レジスタvt0の
第１要素の値は10であり、且つベクトル・レジス
タvt1の第１要素の値は１であるので、配列
DVT1の第10番目の要素域に１を書き込む。以
下、同様にして、配列DVT1の第９番目の要素域
に２を書き込み、配列DVT1の第８番目の要素域
に３を書き込み、配列DVT1の第６番目の要素域
に４を書き込み、配列DVT1の第７番目の要素域
に５を書き込む。ベクトル・レジスタvt0の第６
番目の要素の値が６であり、且つベクトル・レジ
スタvt1の第６番目の要素の値が６であるので、
配列DVT1の第６番目の要素域に６が上書きさ
れ、４が６に変更される。なお、配列DVT1は主
メモリ上に存在するものである。
にロードする命令で、添字式の形式によつて変化
する。VGSは、１から始まり、１ずつ増える数
列をvt1上に生成する命令である。ViSTは、vt1
の内容を配列DVT1のvtoで示された要素位置に
ストアする命令であり、vt0が同一要素を複数回
表示した場合には、最後に示した時の値が残る。
第１図はViST命令（ベクトル間接ストア命令）
を説明する図である。ベクトル・レジスタvt0の
第１要素の値は10であり、且つベクトル・レジス
タvt1の第１要素の値は１であるので、配列
DVT1の第10番目の要素域に１を書き込む。以
下、同様にして、配列DVT1の第９番目の要素域
に２を書き込み、配列DVT1の第８番目の要素域
に３を書き込み、配列DVT1の第６番目の要素域
に４を書き込み、配列DVT1の第７番目の要素域
に５を書き込む。ベクトル・レジスタvt0の第６
番目の要素の値が６であり、且つベクトル・レジ
スタvt1の第６番目の要素の値が６であるので、
配列DVT1の第６番目の要素域に６が上書きさ
れ、４が６に変更される。なお、配列DVT1は主
メモリ上に存在するものである。
の計算は次のようにして行われる。
VL vt2，L2
VGS vt3，Ｎ，−１
ViNV vt4，vt2
ViST vt3，DVT2，vt4
ここで、VLとViSTはと同様な演算である。
VGSは、Ｎから始まり１ずつ減る数列をvt3上に
生成する命令であり、ViNVは、vT2の要素順序
を逆転させる命令である。
VGSは、Ｎから始まり１ずつ減る数列をvt3上に
生成する命令であり、ViNVは、vT2の要素順序
を逆転させる命令である。
判定は次のようにして行われる。
VL vt4，DVT1
VL vt5，DVT2
VCH mt0，vt4，vt5
VSMM t0，mt0
ここで、VLはそれぞれDVT1，DVT2をvt4と
vt5にロードする命令であり、VCHは、vt4とvt5
の大小比較を行つてvt4＞vt5の要素に対応する
mt0の要素の値を真とし、残りを偽とする命令で
ある。VSMMは、mt0の真の要素の数を数えて
t0に入れる命令であつて、このt0の値が０なら
ば、NOVRECは正しく、０でなければ誤りがあ
ることになる。
vt5にロードする命令であり、VCHは、vt4とvt5
の大小比較を行つてvt4＞vt5の要素に対応する
mt0の要素の値を真とし、残りを偽とする命令で
ある。VSMMは、mt0の真の要素の数を数えて
t0に入れる命令であつて、このt0の値が０なら
ば、NOVRECは正しく、０でなければ誤りがあ
ることになる。
上記の計算を行うための機械命令列、の計
算を行うための機械命令列及びの計算を行うた
めの機械命令列は、DOループに対応するベクト
ル命令列の中に埋め込まれる。例えば、 ＊VOCL LOOP，NOVREC（Ａ） DO 10 ｉ＝１，10 Ａ（L2（ｉ）＝Ａ（L1（ｉ）） 10 CONTINUE と言うソース・プログラムは、 の命令列 vt1＝Ａ（L2（＊）） の命令列 Ａ（L1（＊））＝vt1 の命令列 よりなる命令列に変換される。
算を行うための機械命令列及びの計算を行うた
めの機械命令列は、DOループに対応するベクト
ル命令列の中に埋め込まれる。例えば、 ＊VOCL LOOP，NOVREC（Ａ） DO 10 ｉ＝１，10 Ａ（L2（ｉ）＝Ａ（L1（ｉ）） 10 CONTINUE と言うソース・プログラムは、 の命令列 vt1＝Ａ（L2（＊）） の命令列 Ａ（L1（＊））＝vt1 の命令列 よりなる命令列に変換される。
第２図はコンパイラの概要を説明する図であ
る。コンパイラは、ソース解析フエーズ、ベクト
ライズ・フエーズ及び命令生成フエーズを有して
いる。ソース解析フエーズでは、入力されたソー
ス・プログラムの構文解析、意味解析及び中間テ
キストの生成を行う。べクトライズ・フエーズで
は、データの定義参照関係に認識、ベクトル化可
能性の認識及びベクトル中間テキストの生成を行
う。また、ベクトライズ・フエーズでは、＊
VOCL LOOP，NOVREC（Ａ）と言う指示行を
持つDOループに関しては無条件にこのDOルー
プに対応するベクトル中間テキストを作成し、そ
して上述したの計算を行うための中間テキス
ト、の計算を行うための中間テキスト及びの
計算を行うための中間テキストを埋め込む。
る。コンパイラは、ソース解析フエーズ、ベクト
ライズ・フエーズ及び命令生成フエーズを有して
いる。ソース解析フエーズでは、入力されたソー
ス・プログラムの構文解析、意味解析及び中間テ
キストの生成を行う。べクトライズ・フエーズで
は、データの定義参照関係に認識、ベクトル化可
能性の認識及びベクトル中間テキストの生成を行
う。また、ベクトライズ・フエーズでは、＊
VOCL LOOP，NOVREC（Ａ）と言う指示行を
持つDOループに関しては無条件にこのDOルー
プに対応するベクトル中間テキストを作成し、そ
して上述したの計算を行うための中間テキス
ト、の計算を行うための中間テキスト及びの
計算を行うための中間テキストを埋め込む。
以上の説明から明らかなように、本発明によれ
ば、回帰的参照がないことをコンパイラに指示す
る指示行の記述が正しいか否かをチエツクするこ
とができる。
ば、回帰的参照がないことをコンパイラに指示す
る指示行の記述が正しいか否かをチエツクするこ
とができる。
第１図はベクトル間接ストア命令を説明するた
めの図、第２図はコンパイラの概要を示す図、第
３図はベクトル計算を説明する図である。
めの図、第２図はコンパイラの概要を示す図、第
３図はベクトル計算を説明する図である。
Claims (1)
- １ 配列Ａに関して回帰的参照がないことを指示
する指示行が付加されると共に添字式が配列で表
される複数の配列Ａを有するDOループが入力さ
れたときには、配列Ａをベクトル化した機械命令
列を出力するようになつたコンパイラにおいて、
上記指示行の記述の正当性をチエツクするための
チエツク用機械命令列を、上記DOループに対応
する機械命令列に埋め込むことを特徴とするソー
ス・プログラムの記述チエツク方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61008654A JPS62166433A (ja) | 1986-01-17 | 1986-01-17 | ソ−ス・プログラムの記述チェック方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61008654A JPS62166433A (ja) | 1986-01-17 | 1986-01-17 | ソ−ス・プログラムの記述チェック方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62166433A JPS62166433A (ja) | 1987-07-22 |
| JPH0426748B2 true JPH0426748B2 (ja) | 1992-05-08 |
Family
ID=11698917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61008654A Granted JPS62166433A (ja) | 1986-01-17 | 1986-01-17 | ソ−ス・プログラムの記述チェック方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62166433A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2815178B2 (ja) * | 1989-06-30 | 1998-10-27 | 富士通株式会社 | コンパイラ装置 |
-
1986
- 1986-01-17 JP JP61008654A patent/JPS62166433A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62166433A (ja) | 1987-07-22 |
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| Date | Code | Title | Description |
|---|---|---|---|
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