JPH04266065A - Diode and its manufacture - Google Patents
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Abstract
Description
【０００１】0001
【産業上の利用分野】この発明は、ダイオードおよびそ
の製造方法に関し、特に、シリコン基板の結晶軸方位を
考慮したツェナーダイオードに好適するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a diode and a method for manufacturing the same, and is particularly suitable for a Zener diode in which the crystal axis orientation of a silicon substrate is taken into account.
【０００２】0002
【従来の技術】ツェナーダイオード等のダイオードは一
般に、Ｎ型シリコン基板にＰ型不純物を、選択ドーピン
グする。2. Description of the Related Art Diodes such as Zener diodes are generally produced by selectively doping an N-type silicon substrate with P-type impurities.
【０００３】図７のＮ型シリコン基板１７は、比抵抗が
数ｍΩ〜数Ωになるようリンがドーピングされており、
通常ＣＺ法により作成される。The N-type silicon substrate 17 shown in FIG. 7 is doped with phosphorus so that the resistivity is from several mΩ to several Ω.
It is usually created by the CZ method.
【０００４】前記Ｎ型シリコン基板１７は、シリコン酸
化膜２に形成した窓孔２ａからＰ型不純物のボロンが選
択ドーピングされてＰ型領域３が形成されるとともに、
Ｐ−Ｎ接合１６が形成される。Ｐ型不純物ボロンは、Ｎ
型シリコン基板のリン濃度が高いために、高濃度が要求
されるので、従来、Ｎ型シリコン基板１７は、ボロンの
高濃度拡散による結晶の格子均整を保つため、通常＜１
１１＞の結晶軸が用いられる。The N-type silicon substrate 17 is selectively doped with boron as a P-type impurity through a window hole 2a formed in the silicon oxide film 2 to form a P-type region 3.
A PN junction 16 is formed. P-type impurity boron is N
Since the phosphorus concentration of the type silicon substrate is high, a high concentration is required.
11> crystal axes are used.
【０００５】[0005]
【発明が解決しようとする課題】ところで、上記の従来
の＜１１１＞結晶軸のＮ型シリコン基板は、ＣＺ法によ
り作成されているため、結晶を引き上げる際に、ファセ
ット成長を起こす。従って、Ｎ型シリコン基板の面内リ
ン濃度分布は、図８に示すように、中央部のリン濃度が
高くなり、周辺部を低くなるため、抵抗率分布もそれに
従い、図９に示す通り、中央部が低く、周辺部が高くな
る。By the way, since the conventional <111> crystal axis N-type silicon substrate described above is produced by the CZ method, facet growth occurs when the crystal is pulled up. Therefore, as shown in FIG. 8, the in-plane phosphorus concentration distribution of the N-type silicon substrate is such that the phosphorus concentration is high in the center and low in the periphery, and the resistivity distribution follows accordingly, as shown in FIG. The center is low and the periphery is high.
【０００６】この＜１１１＞結晶軸を用いたＮ型シリコ
ン基板に、Ｐ型不純物を、選択ドーピングした後のツェ
ナー電圧の面内分布は、上記の不純物濃度のばらつきの
影響を受け、図１０のように、中央部が低く、周辺部が
高くなってしまうという問題があった。After selectively doping a P-type impurity into an N-type silicon substrate using this <111> crystal axis, the in-plane distribution of Zener voltage is affected by the above-mentioned variation in impurity concentration, and is as shown in FIG. As such, there was a problem in that the center part was low and the peripheral part was high.
【０００７】特にツェナー電圧の区分は細かくなってい
るため、必要な電圧区分の発生率が低く、また、そのツ
ェナー電圧のコントロールの精度が悪くなるという原価
上、製法の不具合点も大きい。In particular, since the Zener voltage divisions are fine, the occurrence rate of necessary voltage divisions is low, and the precision of controlling the Zener voltage is poor, which is a major drawback in terms of cost and manufacturing method.
【０００８】そこで、本発明は、Ｎ型シリコン基板の面
内抵抗率分布を均一にすることにより、面内ツェナー電
圧のバラツキを低減し、生産効率を上げることを目的と
する。Accordingly, an object of the present invention is to reduce variations in in-plane Zener voltage and increase production efficiency by making the in-plane resistivity distribution of an N-type silicon substrate uniform.
【０００９】[0009]
【課題を解決するための手段】この発明は上記の課題を
解決するために、Ｎ型シリコン基板に従来の結晶軸＜１
１１＞を用いずに、＜１００＞より１５．８°結晶軸を
傾けた＜５１１＞結晶軸を採用したことを特徴とする。[Means for Solving the Problems] In order to solve the above problems, the present invention provides an N-type silicon substrate with a conventional crystal axis <1.
It is characterized by employing a <511> crystal axis, which is tilted by 15.8° from <100>, instead of using <11>.
【００１０】0010
【作用】上記の＜５１１＞結晶軸を用いたＮ型シリコン
基板においては、従来の＜１１１＞結晶軸と同様、ＣＺ
法によって作成されるが、結晶成長的に＜１００＞結晶
軸に近いため、ファセット成長が生じない。[Operation] In the N-type silicon substrate using the above <511> crystal axis, CZ
However, since the crystal growth is close to the <100> crystal axis, no facet growth occurs.
【００１１】従って、面内リン濃度分布は、均一化され
るため、面内のツェナー電圧のバラツキが低減され、生
産効率を上げることが可能となる。[0011] Therefore, the in-plane phosphorus concentration distribution is made uniform, so that variations in the in-plane Zener voltage are reduced, and production efficiency can be increased.
【００１２】また、結晶構造的には、＜１１１＞結晶軸
に近いため、動作抵抗特性も＜１１１＞結晶に同等とな
る。Furthermore, since the crystal structure is close to the <111> crystal axis, the operating resistance characteristics are also equivalent to the <111> crystal.
【００１３】[0013]
【実施例】以下この発明について、図面を参照して説明
する。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be explained below with reference to the drawings.
【００１４】図１は、この発明の実施例のペレットの断
面図である。図において、１はＮ型シリコン基板である
。２はシリコン酸化膜であり、３はボロンをドーピング
したＰ型拡散領域である。また、４はアルミニウム等か
ら成る表面オーミック接合電極、同様に５はＴｉ−Ａｇ
等から成る裏面オーミック接合電極である。FIG. 1 is a sectional view of a pellet according to an embodiment of the present invention. In the figure, 1 is an N-type silicon substrate. 2 is a silicon oxide film, and 3 is a P-type diffusion region doped with boron. Further, 4 is a surface ohmic contact electrode made of aluminum or the like, and 5 is a Ti-Ag electrode.
It is a back ohmic junction electrode consisting of
【００１５】図２は、ボロンをドーピングする前のＮ型
シリコンウェーハである。図において、１７は、＜５１
１＞の結晶軸を表す。FIG. 2 shows an N-type silicon wafer before doping with boron. In the figure, 17 is <51
1> represents the crystal axis.
【００１６】次に、上記の＜５１１＞の結晶軸を用いた
ウェーハについて説明する。Next, a wafer using the above <511> crystal axis will be explained.
【００１７】図３は、ウェーハ面内の抵抗率分布である
。図において、６は、＜５１１＞結晶軸の場合、７，８
は、それぞれ、＜１００＞＜１１１＞結晶軸の場合の抵
抗率分布を示す。＜１１１＞結晶軸の場合に比べて、＜
５１１＞＜１００＞結晶軸の場合は、抵抗率のバラツキ
が約１／２に低減される。FIG. 3 shows the resistivity distribution within the wafer plane. In the figure, 6 is 7, 8 in the case of <511> crystal axis
respectively show the resistivity distribution in the case of <100><111> crystal axes. Compared to the case of <111> crystal axis, <
In the case of 511><100> crystal axes, the variation in resistivity is reduced to about 1/2.
【００１８】図４は、ウェーハ面内のツェナー電圧分布
である。図において、９は＜５１１＞結晶軸の場合、１
０，１１は、それぞれ＜１００＞＜１１１＞結晶軸の場
合のツェナー電圧分布を示す。＜１１１＞結晶の場合に
比べて、＜５１１＞＜１００＞結晶軸の場合は、ツェナ
ー電圧のバラツキも約１／２に低減される。FIG. 4 shows the Zener voltage distribution within the wafer plane. In the figure, 9 is 1 for the <511> crystal axis.
0 and 11 indicate Zener voltage distributions in the case of <100><111> crystal axes, respectively. In the case of <511><100> crystal axes, the variation in Zener voltage is also reduced to about 1/2 compared to the case of <111> crystal.
【００１９】以上のように、＜５１１＞および＜１００
＞結晶軸のウェーハは、その結晶成長機構が似ているた
めファセット成長を起こさずツェナー電圧のバラツキに
は有効である。As mentioned above, <511> and <100
>Crystal axis wafers have similar crystal growth mechanisms, so they do not cause facet growth and are effective for controlling Zener voltage variations.
【００２０】次に、図５にツェナーダイオードの動作抵
抗を示す。１２は、＜５１１＞結晶軸の場合、１３，１
４はそれぞれ＜１１１＞＜１００＞結晶軸の場合の動作
抵抗である。＜５１１＞結晶軸は＜１１１＞結晶と、ほ
ぼ同等の動作抵抗値を示すが＜１００＞結晶軸のみ、非
常に高くなってしまう。Next, FIG. 5 shows the operating resistance of a Zener diode. 12 is 13,1 in the case of <511> crystal axis
4 is the operating resistance in the case of <111><100> crystal axes, respectively. The <511> crystal axis exhibits almost the same operating resistance as the <111> crystal, but only the <100> crystal axis has a significantly higher value.
【００２１】これは、図６に示す耐圧波形の微小電流領
域にて、＜１００＞結晶軸のみマイクロプラズマ１５が
発生するためである。マイクロプロズマ発生は、解析の
結果、ボロンの選択ドーピングの際、高濃度であるため
、格子均衝がくずれ、ミスフィット転移が発生したため
であることがわかった。This is because microplasma 15 is generated only in the <100> crystal axis in the microcurrent region of the breakdown voltage waveform shown in FIG. As a result of analysis, it was found that the microprosma generation was due to the high concentration of boron during selective doping, which disrupted the lattice equilibrium and caused misfit transitions.
【００２２】従って、Ｎ型基板に＜５１１＞結晶軸のウ
ェーハを用いることにより、＜１１１＞結晶軸に比べて
、ツェナー電圧のバラツキを約１／２に低減したままで
、動作抵抗値は、同等のツェナーダイオードを作成する
ことが可能となる。Therefore, by using a wafer with a <511> crystal axis as an N-type substrate, the operating resistance value can be reduced while the variation in Zener voltage is reduced to approximately 1/2 compared to the <111> crystal axis. It becomes possible to create an equivalent Zener diode.
【００２３】[0023]
【発明の効果】この発明は、以上説明したように、Ｎ型
基板に＜５１１＞結晶軸を用いたことにより、Ｎ型基板
のリン濃度分布が均一化されツェナーダイオードのツェ
ナー電圧のバラツキを低減できるという効果がある。Effects of the Invention As explained above, the present invention uses the <511> crystal axis for the N-type substrate, thereby making the phosphorus concentration distribution of the N-type substrate uniform and reducing the variation in the Zener voltage of the Zener diode. There is an effect that it can be done.
【図１】 この発明のツェナーダイオードペレットの
断面図であるFIG. 1 is a cross-sectional view of a Zener diode pellet of the present invention.
【図２】 図１のボロンをドーピングする前の＜５１
１＞結晶軸Ｎ型シリコンウェーハの斜視図である[Figure 2] <51 before doping with boron in Figure 1
1> It is a perspective view of a crystal axis N type silicon wafer.
【図３
】 ウェーハ面内の抵抗率分布比較図である[Figure 3
] This is a comparison diagram of resistivity distribution within the wafer surface.
【図４】
ウェーハ面内のツェナー電圧分布比較図である[Figure 4]
FIG. 2 is a comparison diagram of Zener voltage distribution within the wafer plane.
【図５】 ツェナーダイオードの動作抵抗分布比較図
である[Figure 5] Comparison diagram of operating resistance distribution of Zener diodes.
【図６】 ＜１００＞結晶軸ウェーハを用いたツェナ
ーダイオードの耐圧波形図である[Figure 6] A breakdown voltage waveform diagram of a Zener diode using a <100> crystal axis wafer.
【図７】 従来の＜１１１＞結晶軸ウェーハを用いた
ツェナーダイオードペレットの断面図である。FIG. 7 is a cross-sectional view of a Zener diode pellet using a conventional <111> crystal axis wafer.
【図８】 ＜１１１＞結晶軸ウェーハの面内リン濃度
分布図であるFIG. 8 is an in-plane phosphorus concentration distribution diagram of a <111> crystal axis wafer.
【図９】 ＜１１１＞結晶軸ウェーハの面内抵抗率分
布図であるFIG. 9 is an in-plane resistivity distribution diagram of a <111> crystal axis wafer.
【図１０】 ＜１１１＞結晶軸ウェーハを用いたツェ
ナーダイオードの面内ツェナー電圧分布図であるFIG. 10 is an in-plane Zener voltage distribution diagram of a Zener diode using a <111> crystal axis wafer.
１ Ｎ型シリコン基板
２ シリコン酸化膜
３ Ｐ型拡散領域
４ 表面オーミック電極
５ 裏面オーミック電極
６ ＜５１１＞結晶軸を用いた場合のウェーハ面内抵
抗率分布
７ ＜１００＞結晶軸を用いた場合のウェーハ面内抵
抗率分布
８ ＜１１１＞結晶軸を用いた場合のウェーハ面内抵
抗率分布
９ ＜５１１＞結晶軸を用いた場合のウェーハ面内ツ
ェナー電圧分布
１０ ＜１００＞結晶軸を用いた場合のウェーハ面内
ツェナー電圧分布
１１ ＜１１１＞結晶軸を用いた場合のウェーハ面内
ツェナー電圧分布
１２ ＜５１１＞結晶軸を用いた場合の動作抵抗分布
１３ ＜１１１＞結晶軸を用いた場合の動作抵抗分布
１４ ＜１００＞結晶軸を用いた場合の動作抵抗分布
１５ ＜１００＞結晶軸を用いた場合の耐圧波形１６
Ｐ−Ｎ接合1 N-type silicon substrate 2 Silicon oxide film 3 P-type diffusion region 4 Top surface ohmic electrode 5 Back surface ohmic electrode 6 In-wafer resistivity distribution when using <511> crystal axis 7 When using <100> crystal axis Wafer in-plane resistivity distribution 8 Wafer in-plane resistivity distribution when <111> crystal axis is used 9 Wafer in-plane Zener voltage distribution when <511> crystal axis is used 10 Wafer in-plane resistivity distribution when <100> crystal axis is used Zener voltage distribution in the wafer plane 11 Zener voltage distribution in the wafer plane when the <111> crystal axis is used 12 Operating resistance distribution when the <511> crystal axis is used 13 Operation when the <111> crystal axis is used Resistance distribution 14 Operating resistance distribution when using <100> crystal axis 15 Breakdown voltage waveform when using <100> crystal axis 16
P-N junction
Claims (2)
オードにおいて、前記シリコン基板として、その結晶軸
方位が＜５１１＞のものを用いたことを特徴とするダイ
オード。1. A diode in which a P-N junction is formed on a silicon substrate, characterized in that the silicon substrate has a <511> crystal axis orientation.
１＞のシリコン基板に、ボロンの選択ドーピングにより
Ｐ−Ｎ接合を形成することを特徴とするダイオードの製
造方法。Claim 2: Phosphorus-doped crystal axis orientation <51
1. A method for manufacturing a diode, comprising forming a P-N junction on the silicon substrate of 1> by selectively doping boron.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2622891A JPH04266065A (en) | 1991-02-20 | 1991-02-20 | Diode and its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2622891A JPH04266065A (en) | 1991-02-20 | 1991-02-20 | Diode and its manufacture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04266065A true JPH04266065A (en) | 1992-09-22 |
Family
ID=12187497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2622891A Pending JPH04266065A (en) | 1991-02-20 | 1991-02-20 | Diode and its manufacture |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04266065A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6086670A (en) * | 1997-12-24 | 2000-07-11 | Sumitomo Sitix Corporation | Silicon wafer and method for producing the same |
| JP2006344858A (en) * | 2005-06-10 | 2006-12-21 | Renesas Technology Corp | Semiconductor device and manufacturing method thereof |
-
1991
- 1991-02-20 JP JP2622891A patent/JPH04266065A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6086670A (en) * | 1997-12-24 | 2000-07-11 | Sumitomo Sitix Corporation | Silicon wafer and method for producing the same |
| JP2006344858A (en) * | 2005-06-10 | 2006-12-21 | Renesas Technology Corp | Semiconductor device and manufacturing method thereof |
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