JPH0426255B2 - - Google Patents

Info

Publication number
JPH0426255B2
JPH0426255B2 JP19639784A JP19639784A JPH0426255B2 JP H0426255 B2 JPH0426255 B2 JP H0426255B2 JP 19639784 A JP19639784 A JP 19639784A JP 19639784 A JP19639784 A JP 19639784A JP H0426255 B2 JPH0426255 B2 JP H0426255B2
Authority
JP
Japan
Prior art keywords
data
input
circuit
minimum
comparison
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP19639784A
Other languages
Japanese (ja)
Other versions
JPS6173428A (en
Inventor
Shinichi Maki
Kiichi Matsuda
Takashi Ito
Toshitaka Tsuda
Juji Takenaka
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP59196397A priority Critical patent/JPS6173428A/en
Publication of JPS6173428A publication Critical patent/JPS6173428A/en
Publication of JPH0426255B2 publication Critical patent/JPH0426255B2/ja
Granted legal-status Critical Current

Links

Landscapes

  • Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
  • Reduction Or Emphasis Of Bandwidth Of Signals (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は入力データまたはブロツクと二次元的
に配列されたある範囲のデータまたはブロツクの
集合とを比較して、後者のうち入力データとの差
分値またはブロツク内のデータとの差分値の総和
が最小となるデータまたはブロツクとその位置を
検出するための回路に係り、特に同じ差分値とな
るデータまたはブロツクが2個以上あつた場合に
前述の範囲の中心に最も近いデータまたはブロツ
クを選択し得る最小値検出回路に関するものであ
る。
[Detailed Description of the Invention] [Industrial Application Field] The present invention compares input data or blocks with a certain range of data or a set of blocks arranged two-dimensionally, and determines which of the latter is different from the input data. It pertains to a circuit for detecting data or a block with the minimum difference value or the sum of difference values with data within the block and its position, especially when there are two or more data or blocks with the same difference value. The present invention relates to a minimum value detection circuit that can select the data or block closest to the center of the range.

〔従来の技術〕[Conventional technology]

第4図は画像信号を帯域圧縮して伝送する動き
補償符号化方式を示したものであつて、入力ブロ
ツクデータは画素ごとに符号化回路1において最
適ブロツクのデータと比較されて、差分値のデー
タを発生する。この差分値のデータと、前フレー
ムの対応する画素のデータから一定の予測関数に
従つて予測された予測値のデータとを加算するこ
とによつて復号化された信号を発生し、復号化信
号はフレームメモリ2において1フレーム分蓄積
されることによつて1フレーム前のデータを生じ
る。ベクトル検出回路3は入力ブロツクデータと
フレームメモリ2からの1フレーム前のデータと
を比較して、入力ブロツクデータとの差分値が最
小となる最適ブロツクのデータを発生するととも
に、そのブロツクからの動きの量と方向とを示す
ベクトル情報を発生する。符号化回路1は求めら
れた差分値のデータと動きベクトル情報とを符号
化して伝送路に送出する。
Figure 4 shows a motion compensation encoding method that compresses the band of an image signal and transmits it. Input block data is compared with the optimal block data in the encoding circuit 1 for each pixel, and the difference value is calculated. Generate data. A decoded signal is generated by adding this difference value data and predicted value data predicted according to a certain prediction function from the corresponding pixel data of the previous frame, and the decoded signal is is stored in the frame memory 2 for one frame, thereby generating data for one frame before. The vector detection circuit 3 compares the input block data with the previous frame data from the frame memory 2, generates optimal block data with the minimum difference value from the input block data, and detects the movement from that block. generates vector information indicating the amount and direction of The encoding circuit 1 encodes the obtained difference value data and motion vector information and sends the encoded data to a transmission path.

この場合伝送すべき情報量を最小にするために
は、最適ベクトルを検出する処理において、入力
データと比較すべきある範囲内に同じ差分値を示
すデータが2個以上あつたときは、なるべく入力
データと近い位置にあるデータを検出することが
必要となる。
In this case, in order to minimize the amount of information to be transmitted, in the process of detecting the optimal vector, if there are two or more pieces of data that show the same difference value within a certain range to be compared with the input data, it is necessary to It is necessary to detect data located close to the data.

従来このような最適ベクトルを求めるための最
小値検出回路においては、入力データと比較すべ
き範囲内に同じ差分値を示すデータが2個以上あ
つたとき中心に近いデータを選択するために、比
較回路に入力されるデータの順番が中心から渦巻
き状になるようにしていた。
Conventionally, in minimum value detection circuits for finding such optimal vectors, when there are two or more pieces of data that show the same difference value within the range to be compared with the input data, a comparison is performed to select the data closest to the center. The order of data input to the circuit was arranged in a spiral starting from the center.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

しかしながら最小値検出回路において、比較回
路に入力されるデータの順序に対するこのような
制御を実現するためには、データの発生を制御す
る制御回路が必要となるだけでなくデータの発生
順序が制限されるため、周辺回路の構成に自由度
がなくなるという問題があつた。
However, in order to achieve such control over the order of data input to the comparison circuit in the minimum value detection circuit, not only is a control circuit required to control data generation required, but also the order of data generation is restricted. Therefore, there was a problem that there was no flexibility in the configuration of peripheral circuits.

〔問題点を解決するための手段〕[Means for solving problems]

本発明の最小値検出回路においては、入力デー
タと一定範囲における参照データのそれぞれとの
大小を比較してその範囲内における入力データと
の差分値が最小値のデータとその位置の情報とを
出力するとともに、この範囲内に入力データとの
差分値が最小となるデータが2個以上あつたとき
は、この範囲の中心により近いデータを選択する
ように比較選択回路を制御する。
The minimum value detection circuit of the present invention compares the input data with each of the reference data in a certain range, and outputs data whose difference value from the input data is the minimum value within the range and information on its position. At the same time, when there are two or more pieces of data with the minimum difference value from the input data within this range, the comparison selection circuit is controlled to select the data closer to the center of this range.

本発明の構成は、次の通りである。 The configuration of the present invention is as follows.

(1) 入力データと参照データとから差分値を計算
する減算器11と、その差分値とそれ以前の最
小データ、および中心情報を入力として比較結
果を求める比較回路12と、差分値と最小デー
タを入力とし、比較回路出力に従つてそのどち
らかを選択出力するセレクタ13、参照データ
の位置情報と最小データに対応する位置情報を
入力とし、比較回路出力に従つてそのどちらか
を選択出力するセレクタ14とから成り、優先
的に選択したい中心に近い参照データが入力さ
れているときにタイミングを合わせて中心情報
を入力することで、任意順序の参照データ入力
に対して中心に近く、かつ入力データとの差分
値が最小のデータを選択出力するように前記比
較選択回路を制御する信号を発生する回路とを
備えたことを特徴とする最小値検出回路として
の構成を備え、或いはまた、 (2) 前記減算器11の後に加算器15とレジスタ
17、およびブロツクの先頭で累積値をクリア
するためのANDゲート16を備え、さらに前
記セレクタ13および14の後に、結果をブロ
ツク単位で保持するためのレジスタ18および
19を備えることで、複数データからなるブロ
ツクを単位として差分最小ブロツクを選択出力
するように前記比較選択回路を制御する信号を
発生する回路とを備えたことを特徴とする最小
値検出回路としての構成を備える。
(1) A subtracter 11 that calculates a difference value from input data and reference data, a comparison circuit 12 that receives the difference value, previous minimum data, and center information as input and calculates a comparison result, and calculates a comparison result between the difference value and the minimum data. A selector 13 receives as input and selects and outputs one of them according to the comparison circuit output, receives position information of the reference data and position information corresponding to the minimum data, and selects and outputs one of them according to the comparison circuit output. By inputting the center information at the same time as the reference data near the center that you want to select preferentially is being input, the selector 14 allows you to input the center information at the same time as the reference data near the center that you want to select preferentially is being input. and a circuit for generating a signal for controlling the comparison and selection circuit so as to select and output data having the smallest difference value from the data, or alternatively, ( 2) An adder 15 and a register 17 are provided after the subtracter 11, and an AND gate 16 is provided for clearing the accumulated value at the beginning of the block, and furthermore, an adder 15 and a register 17 are provided after the selectors 13 and 14 to hold the result in units of blocks. and a circuit for generating a signal for controlling the comparison and selection circuit so as to select and output the minimum difference block in units of blocks consisting of a plurality of data. It has a configuration as a detection circuit.

〔作用〕[Effect]

本発明の最小値検出回路によれば、入力データ
と比較すべき範囲内に同じ差分値を示すデータが
2個以上あつたとき中心に近いデータを選択する
ために、比較回路において入力データと比較すべ
きデータの発生順序に無関係に中心のデータを検
出することができ、また簡単なデータ発生順序で
最も中心に近いデータを検出することができる。
According to the minimum value detection circuit of the present invention, when there are two or more data showing the same difference value within the range to be compared with the input data, in order to select the data near the center, the comparison circuit compares the data with the input data. The central data can be detected regardless of the order in which the data to be generated are generated, and the data closest to the center can be detected with a simple data generation order.

〔実施例〕〔Example〕

第1図は本発明の最小値検出回路の一実施例の
ブロツク内のデータ数が1つの場合の構成を示し
たものである。同図において、11は減算回路、
12は比較回路、13,14はセレクタである。
FIG. 1 shows the configuration of an embodiment of the minimum value detection circuit of the present invention when the number of data in a block is one. In the figure, 11 is a subtraction circuit;
12 is a comparison circuit, and 13 and 14 are selectors.

また第2図は入力データと参照データとの関係
を示したものであつて、aは入力データINを、
2は参照データ1〜9をそれぞれ示し、第1図の
回路においては、入力データINに対する参照デ
ータ1〜9のそれぞれの差分を求めて、入力デー
タINに対して最も近い値の参照データの位置を
検出する。
In addition, Fig. 2 shows the relationship between input data and reference data, where a represents input data IN,
2 indicates reference data 1 to 9, respectively. In the circuit shown in FIG. Detect.

第1図において、減算回路11は入力データと
参照データとを減算して差分値Bを求める。比較
回路12は前回比較結果の最小データAと差分値
Bとの大小を比較する。この際比較回路12に入
力される参照データの中心情報であるカスケード
入力CSがローレベルのときは、比較回路12出
力Cは前回比較結果の最小データAが差分値Bと
等しいかまたはこれより小さいときはローレベル
となる。一方、カスケード入力CSがハイレベル
のときは、出力Cは前回比較結果の最小データA
が差分値Bより小さいときローレベルとなる。
In FIG. 1, a subtraction circuit 11 subtracts input data and reference data to obtain a difference value B. The comparison circuit 12 compares the minimum data A and the difference value B of the previous comparison results. At this time, when the cascade input CS, which is the central information of the reference data input to the comparison circuit 12, is at a low level, the output C of the comparison circuit 12 indicates that the minimum data A of the previous comparison result is equal to or smaller than the difference value B. It is at a low level. On the other hand, when the cascade input CS is at high level, the output C is the minimum data A of the previous comparison result.
When is smaller than the difference value B, it becomes a low level.

セレクタ13,14は、比較回路12の出力S
を選択制御信号として加えられ、出力Sがハイレ
ベルであるかローレベルであるかに応じて、それ
ぞれ入力またはを選択して出力する。セレク
タ13においては前回比較結果の最小データが
に、減算回路11の差分値出力がに接続されて
おり、またセレクタ14においては前回比較結果
の最小データの位置情報がに、参照データの位
置情報がに接続されているので、出力がハイレ
ベルであるかローレベルであるかに従つて、いず
れかの情報がそれぞれ最小データと最小データの
位置情報として出力される。なおセレクタ13,
14は、1フレームごとにリセツト信号R1によ
りリセツトされる。
The selectors 13 and 14 select the output S of the comparator circuit 12.
is added as a selection control signal, and input or is selected and output, respectively, depending on whether the output S is at a high level or a low level. In the selector 13, the minimum data of the previous comparison result is connected to, and the difference value output of the subtraction circuit 11 is connected to, and in the selector 14, the position information of the minimum data of the previous comparison result is connected to, and the position information of the reference data is connected to. Therefore, depending on whether the output is high level or low level, one of the pieces of information is output as the minimum data and the position information of the minimum data, respectively. Note that the selector 13,
14 is reset by a reset signal R1 every frame.

参照データは入力データの近傍から順次選択さ
れて入力されるとともに、この参照データの中心
の情報と、入力データに対する参照データの位置
を示す位置情報とが入力されている。
The reference data is sequentially selected and input from the vicinity of the input data, and information about the center of the reference data and position information indicating the position of the reference data with respect to the input data are input.

いま第2図に示す参照データの発生順序が1,
2,3,4,5,6,7,8,9の順であつたと
すると、参照データの中心情報すなわち比較回路
12のカスケード入力CSが、減算回路11から
入力Bとして2,4,5が加えられたときだけハ
イレベルになるようにれば、例えば9個の参照デ
ータがすべて同一であつた場合でも、参照データ
5が選択される。ただしこの場合最も中心に近い
データを5、次に近いデータを2,4,6,8、
最も遠いデータを1,3,7,9として考えてい
る。
The generation order of the reference data shown in Figure 2 is 1,
Assuming that the order is 2, 3, 4, 5, 6, 7, 8, 9, the central information of the reference data, that is, the cascade input CS of the comparison circuit 12, is the input B from the subtraction circuit 11, and 2, 4, 5 are If the level becomes high only when the reference data is added, reference data 5 will be selected even if, for example, all nine reference data are the same. However, in this case, the data closest to the center is 5, the next closest data is 2, 4, 6, 8, etc.
The farthest data are considered as 1, 3, 7, and 9.

参照データ5が選択される理由に関し、上記の
説明を更に詳述し、動作説明を加えることにす
る。
Regarding the reason why reference data 5 is selected, the above explanation will be further detailed and an operation explanation will be added.

第1図において、比較回路12は、 CS=0のとき A≦BならS=0 A>BならS=1 CS=1のとき A<BならS=0 A≧BならS=1 となるように動作し、セレクタ13と14は、 S=0のときC= S=1のときC= となるように動作する。 In FIG. 1, the comparison circuit 12 is When CS=0, if A≦B, S=0 If A>B then S=1 When CS=1, if A<B, S=0 If A≧B, S=1 The selectors 13 and 14 operate as follows. When S=0, C= When S=1, C= It operates as follows.

始めにデータ1が参照データとして入力された
ときは、信号R1が1となつて比較回路出力に関
係なくセレクタで側、すなわちデータ1の差分
値と位置情報が選択される。
When data 1 is first input as reference data, the signal R1 becomes 1, and the selector selects the side, that is, the difference value and position information of data 1, regardless of the output of the comparison circuit.

データ2が入力されているときは、比較回路1
2のCS入力を1にして、データ2の差分値Bが
データ1の差分値Aと同じであつてもS=1とな
り、側、つまりデータ2の情報が選択される。
When data 2 is input, comparison circuit 1
Even if the CS input of data 2 is set to 1, and the difference value B of data 2 is the same as the difference value A of data 1, S=1, and the side, that is, the information of data 2 is selected.

データ3が入力されたときは、比較回路12の
CS入力が0であるため、データ3の差分値Bが
それまでの最小差分値Aより小さいときのみS=
1となつて、側、つまりデータ3の情報が選択
され、等しいときはS=0となつて、側、つま
りそれまでの最小値が選択される。
When data 3 is input, the comparator circuit 12
Since the CS input is 0, S= only when the difference value B of data 3 is smaller than the previous minimum difference value A
1, the side, that is, the information of data 3 is selected, and when they are equal, S=0, and the side, that is, the minimum value up to that point is selected.

データ4が入力されているときは、比較回路1
2のCS入力が1であり、データ4の差分値Bが
それまでの最小差分値Aと同じであつてもS=1
となり、側、つまりデータ4の情報が選択され
る。
When data 4 is input, comparison circuit 1
Even if the CS input of 2 is 1 and the difference value B of data 4 is the same as the previous minimum difference value A, S = 1
Therefore, the side, that is, the information of data 4 is selected.

データ5が入力されているときも、比較回路1
2のCS入力が1であり、データ5の差分値Bが
それまでの最小差分値Aと同じであつてもS=1
となり、側、つまりデータ5の情報が選択され
る。
Even when data 5 is input, comparison circuit 1
Even if the CS input of 2 is 1 and the difference value B of data 5 is the same as the previous minimum difference value A, S = 1
Therefore, the side, that is, the information of data 5 is selected.

以後データ6〜9に対してはCS=0であつて、
そのデータの差分値がそれまでの最小値よりも小
さいときのみ、そのデータの情報が選択される。
From now on, for data 6 to 9, CS=0,
Information for that data is selected only when the difference value for that data is smaller than the previous minimum value.

以上のことから、参照データがすべて同じであ
れば差分値もすべて同じであり、データ5が選択
されることになる。
From the above, if all the reference data are the same, all the difference values are also the same, and data 5 is selected.

また参照データの発生順序を1,4,7,2,
5,8,6,9とした場合も、同様にして同じ結
果が得られる。
Also, the order of generation of reference data is 1, 4, 7, 2,
The same result can be obtained in the same manner when the number is 5, 8, 6, or 9.

なお同じデータが他にあつたとき、中心のデー
タ5が選択されるようにする場合には、参照デー
タの発生順序は全く任意となり、比較回路12の
B入力に5が入力されたときだけ、カスケード入
力CSをハイレベルにすればよい。
Note that if the central data 5 is to be selected when the same data is received elsewhere, the order in which the reference data are generated can be completely arbitrary, and only when 5 is input to the B input of the comparator circuit 12, All you have to do is set the cascade input CS to high level.

第3図は本発明の他の構成例を示し、ブロツク
内のデータの差分値の総和が最小値のブロツクを
検出する場合の構成を示している。同図におい
て、第1図におけると同じ部分には同一番号を付
与して示されており、15は加算回路、16はア
ンドゲート、16Aはオアゲート、17,18,
19はレジスタである。
FIG. 3 shows another configuration example of the present invention, and shows a configuration for detecting a block in which the sum of the difference values of data within the block is the minimum value. In the same figure, the same parts as in FIG.
19 is a register.

本実施例の場合は、ブロツク単位の差分値の総
和を求める必要がある。このため減算回路11の
出力をレジスタ17の出力と加算回路15で加算
して、再びレジスタ17に入力する。これを1ブ
ロツク内で繰り返し行う。
In the case of this embodiment, it is necessary to calculate the sum of the difference values in block units. Therefore, the output of the subtraction circuit 11 is added to the output of the register 17 by the addition circuit 15, and the result is input to the register 17 again. This is repeated within one block.

レジスタ17の出力は比較回路12に入力さ
れ、レジスタ18内の前回の最小値と比較され
る。比較結果によりセレクタ13では入力また
はを選択して、レジスタ18にセツトする。
The output of register 17 is input to comparator circuit 12 and compared with the previous minimum value in register 18. Based on the comparison result, the selector 13 selects the input or, and sets it in the register 18.

またセレクタ14の出力は、ブロツク単位のク
ロツクによりレジスタ19にセツトされる。セレ
クタ13,14は先頭のブロツクが入力されたと
き、すなわちフレームの始めにリセツト信号R1
によつてリセツトされる。またレジスタ17も、
リセツト信号R2によりブロツクごとにリセツト
される。
Further, the output of the selector 14 is set in the register 19 by a clock in units of blocks. Selectors 13 and 14 output a reset signal R 1 when the first block is input, that is, at the beginning of the frame.
It is reset by . Also, register 17
Each block is reset by the reset signal R2 .

〔発明の効果〕〔Effect of the invention〕

以上説明したように本発明の最適ベクトル検出
回路によれば、入力データまたはブロツクと一定
範囲における参照データまたはブロツクのそれぞ
れとの大小を比較してその範囲内における入力デ
ータとの差分値またはブロツク内のデータの差分
値の総和が最小値のデータとその位置の情報とを
出力するとともに、この範囲内に入力データとの
差分値またはブロツク内のデータの差分値の総和
が最小となるデータまたはブロツクが2個以上あ
つたときは、この範囲の中心により近いデータま
たはブロツクを選択するように比較選択回路を制
御するので、データまたはブロツクを参照すべき
範囲に差分値が最小となる同じデータまたはブロ
ツクが2個以上あつたとき、簡単なデータ発生順
序によつてその範囲の中心に近いデータまたはブ
ロツクを選択することができる。またデータまた
はブロツクを参照すべき範囲に、中心の他に同じ
データまたはブロツクがあつたとき中心のデータ
またはブロツクのみが選択されるようにする場合
は、データの発生順序に無関係に実現できる。
As explained above, according to the optimal vector detection circuit of the present invention, input data or a block is compared in size with each of reference data or blocks within a certain range, and a difference value between the input data or the block within that range is determined. In addition to outputting the data with the minimum sum of the difference values of the data in the block and information on its position, the data or block with the minimum sum of the difference values with the input data or the sum of the difference values of the data within the block is output within this range. When there are two or more, the comparison and selection circuit is controlled to select the data or block closer to the center of this range, so the same data or block with the minimum difference value is selected in the range where the data or block should be referenced. When there are two or more data, data or blocks near the center of the range can be selected by a simple data generation order. Furthermore, if the same data or block occurs in addition to the center data or block in the range to be referenced, only the center data or block can be selected, regardless of the order in which the data are generated.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明の最小値検出回路の一実施例の
構成を示す図、第2図は入力データと参照データ
との関係を示す図、第3図は本発明の最小値検出
回路の他の実施例の構成を示す図、第4図は動き
補償符号化方式を示す図である。 1……符号化回路、2……フレームメモリ、3
……ベクトル検出回路、11……減算回路、12
……比較回路、13,14……セレクタ、15…
…加算回路、16……アンドゲート、16A……
オアゲート、17,18,19……レジスタ。
FIG. 1 is a diagram showing the configuration of an embodiment of the minimum value detection circuit of the present invention, FIG. 2 is a diagram showing the relationship between input data and reference data, and FIG. 3 is a diagram showing the configuration of an embodiment of the minimum value detection circuit of the present invention. FIG. 4 is a diagram showing a motion compensation encoding method. 1... Encoding circuit, 2... Frame memory, 3
... Vector detection circuit, 11 ... Subtraction circuit, 12
...Comparison circuit, 13, 14...Selector, 15...
...addition circuit, 16...AND gate, 16A...
Or gate, 17, 18, 19... register.

Claims (1)

【特許請求の範囲】 1 入力データと参照データとから差分値を計算
する減算器と、その差分値とそれ以前の最小デー
タ、および中心情報を入力として比較結果を求め
る比較回路と、差分値と最小データを入力とし、
比較回路出力に従つてそのどちらかを選択出力す
るセレクタ、参照データの位置情報と最小データ
に対応する位置情報を入力とし、比較回路出力に
従つてそのどちらかを選択出力するセレクタとか
ら成り、優先的に選択したい中心に近い参照デー
タが入力されているときにタイミングを合わせて
中心情報を入力することで、任意順序の参照デー
タ入力に対して中心に近く、かつ入力データとの
差分値が最小のデータを選択出力するように前記
比較選択回路を制御する信号を発生する回路とを
備えたことを特徴とする最小値検出回路。 2 前記減算器の後に加算器とレジスタ、および
ブロツクの先頭で累積値をクリアするための
ANDゲートを備え、さらに前記2つのセレクタ
の後に、結果をブロツク単位で保持するための2
つのレジスタを備えることで、複数データからな
るブロツクを単位として差分最小ブロツクを選択
出力するように前記比較選択回路を制御する信号
を発生する回路とを備えたことを特徴とする前記
特許請求の範囲第1項記載の最小値検出回路。
[Claims] 1. A subtracter that calculates a difference value from input data and reference data, a comparison circuit that receives the difference value, previous minimum data, and center information as input and calculates a comparison result, Take the minimum data as input,
It consists of a selector that selects and outputs either of them according to the comparison circuit output, and a selector that receives position information of reference data and position information corresponding to the minimum data as input, and selects and outputs either of them according to the comparison circuit output, By inputting center information at the same time as reference data close to the center that you want to select preferentially is being input, you can input center information that is close to the center and has a difference value from the input data compared to inputting reference data in any order. A minimum value detection circuit comprising: a circuit for generating a signal for controlling the comparison and selection circuit so as to selectively output the minimum data. 2 After the subtracter, an adder and a register, and a register for clearing the accumulated value at the beginning of the block.
An AND gate is provided, and two selectors are provided after the two selectors to hold the results in blocks.
and a circuit that generates a signal for controlling the comparison and selection circuit so as to select and output a block with a minimum difference in units of blocks consisting of a plurality of data. The minimum value detection circuit according to item 1.
JP59196397A 1984-09-19 1984-09-19 Minimum value detecting circuit Granted JPS6173428A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP59196397A JPS6173428A (en) 1984-09-19 1984-09-19 Minimum value detecting circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP59196397A JPS6173428A (en) 1984-09-19 1984-09-19 Minimum value detecting circuit

Publications (2)

Publication Number Publication Date
JPS6173428A JPS6173428A (en) 1986-04-15
JPH0426255B2 true JPH0426255B2 (en) 1992-05-06

Family

ID=16357185

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59196397A Granted JPS6173428A (en) 1984-09-19 1984-09-19 Minimum value detecting circuit

Country Status (1)

Country Link
JP (1) JPS6173428A (en)

Also Published As

Publication number Publication date
JPS6173428A (en) 1986-04-15

Similar Documents

Publication Publication Date Title
JP2611607B2 (en) Scene change detection device
EP0896300B1 (en) Device and method for motion vector detection
US4296436A (en) Noise reducing system
US4633325A (en) Adaptive predictive encoding and/or decoding apparatus
US4667233A (en) Apparatus for discriminating a moving region and a stationary region in a video signal
US4141034A (en) Digital encoding of color video signals
US4636862A (en) System for detecting vector of motion of moving objects on picture
US4743967A (en) Differential coding apparatus having an optimum predicted value determining circuit
US5606373A (en) Methods for repeated field detection
EP0159506B1 (en) Apparatus for band compression processing of a picture signal
JPH02177766A (en) Hierarchical encoding system for binary image
EP0510627B1 (en) Encoding and decoding devices
US4661846A (en) Apparatus for detecting a movement of a digital television signal
JPS5816665B2 (en) Fuakushimirishingounofugoukahoushiki
JPS63287187A (en) Video signal encoder with dpcm and applicable forcast equipment
JPS6320075B2 (en)
JPH0426255B2 (en)
JPH08140098A (en) Movement compensation coding device
JP2564504B2 (en) Image memory
JPH0262178A (en) Motion detection system for picture processor
JPH0368597B2 (en)
US5548665A (en) Vector correlation detecting circuit
JPH0683443B2 (en) Intra-frame interframe coding method
JPH0569354B2 (en)
JPH0818974A (en) Encoder and motion detector for dynamic image