JPH04252070A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に係
り、特にダイナミック・ランダムアクセス・メモリに関
するものである。

【０００２】

【従来の技術】従来の半導体記憶装置としては、例えば
ＩＤＥＭ８７，Ｔｅｃｈｎｉｃａｌ　Ｄｉｇｅｓｔ　ｐ
ｐ．３３２−３３５に示されている。 図３は従来の半導体記憶装置の構成を示す断面図である
。図３において、１’はｐ型のシリコン基板、２’はセ
ル絶縁分離膜、３’はｎ型の拡散領域、４’はゲート酸
化膜、５’はワード線となるゲート電極、６ａはセルプ
レート（本文献ではｓｈｅａｔｈ　ｐｌａｔｅと記述。 ）、６’ａはｂｕｒｅｄ　ｐｌａｔｅ−ｗｉｒｉｎｇ、
７は蓄積電極となるストレージノード、８’は容量酸化
膜、１１’はビット線、２６はビット線１１’の引出し
用ポリシリコンパッド、２７はＳｉｄｅ−Ｗａｌｌ　ｃ
ｏｎｔａｃｔ　、２８はアルミニウム配線である。また
、トランジスタ領域はセルプレート６ａ，容量酸化膜８
’およびストレージノード７から構成される。

【０００３】以上のように構成された従来の半導体記憶
装置では、トランジスタ領域に情報電荷が蓄積される。 ワード線となるゲート電極５’のＯＮ，ＯＦＦ操作によ
り情報電荷がｎ型の拡散領域３’を介してトランジスタ
領域に書き込まれたり、逆にトランジスタ領域から読み
出されたりされる。なお、ビット線の引出し用パッド２
６はリソグラフィおよびドライエッチングにより形成さ
れる。

【０００４】

【発明が解決しようとする課題】しかしながら、このよ
うに構成された従来の半導体記憶装置では、微細化する
につれて、構成する各素子の平面寸法も小さくなり、ま
た同時にパターン間距離も小さくなる。その結果、トラ
ンジスタ領域の拡散領域３’とビット線１１’とを電気
的に接続するための引出し用パッド２６のパターンを高
精度に形成するのが困難となり、同様に蓄積電極の引出
し用パッドを形成するのも困難であるという問題があっ
た。

【０００５】この発明の目的は上記問題点に鑑み、素子
が微細化しても容易に高精度な引出し用パッドのパター
ンを得ることのできる半導体記憶装置およびその製造方
法を提供することである。

【０００６】

【課題を解決するための手段】請求項１記載の半導体記
憶装置は、半導体基板上に形成したワード線となるゲー
ト電極および不純物拡散領域を有したトランジスタ領域
と、このトランジスタ領域に電気的に接続され隣接した
ワード線間を完全に埋め込んだ第１および第２の引出し
用パッドと、第１の引出し用パッドに電気的に接続した
蓄積電極と、第２の引出し用パッドに電気的に接続した
ビット線とを備え、第１の引出し用パッドとこの第１の
引出し用パッドに隣接した他の第１の引出し用パッドと
の距離を設計上の最小寸法以下としたものである。

【０００７】請求項２記載の半導体記憶装置の製造方法
は、以下のようにする。半導体基板上にワード線となる
ゲート電極および不純物拡散領域を有するトランジスタ
領域を形成する。化学気相成長法（ＣＶＤ法）により不
純物拡散領域上に多結晶シリコンもしくは単結晶シリコ
ンまたは多結晶シリコンと単結晶シリコンとの混合物を
選択的に成長させてワード線間を埋め込んだ第１および
第２の引出し用パッドを形成する。この際、第１の引出
し用パッドとこの第１の引出し用パッドに隣接した他の
第１の引出し用パッドとの距離が設計上の最小寸法以下
になるように前記第１の引出し用パッドとなる多結晶シ
リコンもしくは単結晶シリコンまたは多結晶シリコンと
単結晶シリコンとの混合物の膜厚を制御する。そして、
第２の引き出し用パッドに電気的に接続したビット線を
形成する。第１の引出し用パッドに電気的に接続した蓄
積電極を形成し、この蓄積電極の表面に容量絶縁膜を形
成する。この容量絶縁膜の表面にプレート電極を形成す
る。

【０００８】

【作用】請求項１記載の構成によれば、トランジスタ領
域と蓄積電極とを電気的に接続する第１の引出し用パッ
ドおよびトランジスタとビット線とを電気的に接続する
第２の引出し用パッドは、隣接したワード線間を完全に
埋め込み、かつ、第１の引出し用パッドとこの第１の引
出し用パッドに隣接した他の第１の引出し用パッドとの
距離を設計上の最小寸法以下としたものである。すなわ
ち、第１および第２の引出し用パッドはワード線間にセ
ルフアラインで形成されたものであり、これにより、容
易に高精度な第１および第２の引出し用パッドのパター
ンを得ることができる。また、隣接した第１の引出し用
パッド間の距離を設計上の最小寸法以下とすることによ
り、素子の微細化を実現することができる。

【０００９】請求項２記載の構成によれば、化学気相成
長法（ＣＶＤ法）により不純物拡散領域上に多結晶シリ
コンもしくは単結晶シリコンまたは多結晶シリコンと単
結晶シリコンとの混合物を選択的に成長させることによ
り、ワード線間を完全に埋め込み、かつセルフアライン
で第１および第２の引出し用パッドを形成することがで
きる。したがって、容易に高精度な第１および第２の引
出し用パッドのパターンを得ることができる。また、蓄
積電極の引出し用パッドとなる第１の引出し用パッドと
この第１の引出し用パッドに隣接した他の第１の引出し
用パッドとの距離は、化学気相成長法により不純物拡散
領域上に成長させる多結晶シリコンもしくは単結晶シリ
コンまたは多結晶シリコンと単結晶シリコンとの混合物
の膜厚の制御することにより精密に設定することができ
る。これにより、隣接した第１の引出し用パッド間の距
離を設計上の最小寸法以下にすることができる。また、
分離領域の寸法が非常に小さくなり、リソグラフィによ
り第１および第２の引出し用パッドを形成することが不
可能となっても、この製造方法を適用することにより、
制御性良く第１および第２の引出し用パッドを形成する
ことができる。また、化学気相成長法により膜厚を制御
してワード線間に第１および第２の引出し用パッドを形
成するため、第１および第２の引出し用パッドの形成に
は、リソグラフィ工程が不要となり、歩留りを向上させ
ることができる。

【００１０】

【実施例】図１（ａ）　〜（ｃ）　はこの発明の実施例
の半導体記憶装置の構成を示す概念図である。なお、図
１（ａ）　は同半導体記憶装置の構成を示す平面図、図
１（ｂ）　は図１（ａ）　のＸ−Ｘ’線における断面図
、図１（ｃ）　は図１（ａ）　のＹ−Ｙ’線における断
面図である。

【００１１】図１（ａ）　〜図（ｃ）　において、１は
シリコンからなる半導体基板、２は素子分離膜、３は不
純物拡散領域、４はゲート絶縁膜、８は容量絶縁膜、１
０はワード線（ゲート電極）、１１はビット線、１２は
第１の引出し用パッドとなる蓄積電極引出し用パッド、
１３は蓄積電極、１４の一点鎖線は蓄積電極引出し用パ
ッド１２と蓄積電極１３との接触領域、１５の一点鎖線
は第２の引出し用パッドとなるビット線引出し用パッド
（図示せず）とビット線１１との接触領域、１６の二点
鎖線は蓄積電極引出し用パッド１２の存在領域、１７の
点線はビット線引出し用パッドの存在領域、２４の三点
鎖線は蓄積電極パターンであり、蓄積電極１３の存在領
域となる。２５の太線は活性領域（不純物拡散領域）を
示す。 また、図１（ａ）　および図１（ｃ）　に示すＬはワー
ド線１０の長手方向における蓄積電極引出し用パッド１
２間の距離を示す。また、図１（ｂ）　および図１（ｃ
）　において、蓄積電極引出し用パッド１２に示した矢
印は、蓄積電極引出し用パッドを構成する単結晶シリコ
ンおよび多結晶シリコンの成長方向を示す。また、蓄積
電極引出し用パッド１２は多結晶シリコンと単結晶シリ
コンとからなり、点線の内側の符号１２１は単結晶シリ
コンを示し、点線の外側の符号１２２は多結晶シリコン
を示す。

【００１２】図１（ａ）　〜（ｃ）　に示すように、半
導体記憶装置は半導体基板１上に形成したゲート電極と
なるワード線１０および不純物拡散領域３を有したトラ
ンジスタ領域２１と、このトランジスタ領域２１に電気
的に接続され隣接したワード線１０間を完全に埋め込ん
だ蓄積電極引出し用パッド１２およびビット線引出し用
パッドと、蓄積電極引出し用パッド１２に電気的に接続
した蓄積電極１３と、ビット線引出し用パッドに電気的
に接続したビット線とを備え、ワード線１０の長手方向
における蓄積電極引出し用パッド１２間の距離Ｌを設計
上の最小寸法以下としたものである。隣接した蓄積電極
引出し用パッド間の距離Ｌは、最小、ＣＶＤ法によるシ
リコンの堆積膜の膜厚の制御限界０．０５〔μｍ〕に設
定することができるが、この実施例においては距離Ｌを
０．１５〔μｍ〕に設定した。なお、この距離Ｌは素子
分離膜２の膜厚によっても制御することができる。この
実施例では素子分離膜２の膜厚は０．２〔μｍ〕である
が、０．１〔μｍ〕とすることにより、距離ＬをＣＶＤ
法によるシリコンの堆積膜の膜厚の制御限界０．０５〔
μｍ〕に近づけることができる。また、分離領域の寸法
が非常に小さくなり、リソグラフィにより蓄積電極引出
し用パッド１２およびビット線引出し用パッドを形成す
ることが不可能となっても、この製造方法を適用するこ
とにより、制御性良く蓄積電極引出し用パッド１２およ
びビット線引出し用パッドを形成することができる。

【００１３】図２（ａ）　〜（ｅ）　はこの発明の一実
施例の半導体記憶装置の製造方法を示す工程順断面図で
ある。図２（ａ）　に示すように、ｐ型の半導体基板１
上に素子分離膜２を形成した後、ゲート絶縁膜４，ゲー
ト電極となるワード線１０および層間絶縁膜１００を形
成する。素子分離膜２はＬＯＣＯＳ酸化法により形成し
たものであり、その膜厚は０．２〔μｍ〕である。そし
て、イオン注入法によりｎ型の不純物拡散領域３を形成
する。トランジスタ領域２１は不純物拡散領域３，ゲー
ト電極１０およびゲート絶縁膜４からなる。

【００１４】次に、図２（ｂ）　に示すように、化学気
相成長法（ＣＶＤ法）により、不純物拡散領域３上に単
結晶シリコンと多結晶シリコンとの混合物を選択的に成
長させてワード線１０間を埋め込んだ蓄積電極引出し用
パッド１２およびビット線引出し用パッド（図示せず）
を形成する。この際、蓄積電極引出し用パッド１２およ
びビット線引出し用パッドにより、ワード線１０間を完
全に埋め込み、また、ワード線１０上に形成した絶縁膜
１００と同じ高さにする。これにより、セルフアライン
で蓄積電極引出し用パッド１２およびビット線引出し用
パッドを形成し、高精度のパターンを形成する。また、
不純物拡散領域３はｎ型であるため、ＡｓＨ３　（アル
シン）またはＰＨ３　（フォスフィン）を同時に流入す
ることにより、蓄積電極引出し用パッド１２およびビッ
ト線引出し用パッドに高濃度のＡｓ（ヒ素）またはＰ（
リン）を含有させる。これにより、蓄積電極引出し用パ
ッド１２およびビット線引出し用パッドを低抵抗化する
。

【００１５】また、隣接した蓄積電極引出し用パッド間
の距離Ｌ（図１（ａ）〜（ｃ）　参照）は、ＣＶＤ法に
より蓄積電極引出し用パッドの膜厚を制御することによ
り設定する。この実施例においては、蓄積電極引出し用
パッド１２およびビット線引出し用パッドの膜厚を０．
２〜０．２５〔μｍ〕とし、距離Ｌは０．１５〔μｍ〕
に設定した。この際の蓄積電極引出し用パッド１２およ
びビット線引出し用パッド形成の成長条件は、半導体基
板１の露出表面２１に対して、圧力２０〔Ｔｏｒｒ〕の
水素雰囲気中、温度８５０〔°Ｃ〕で２分間の前処理を
行った後、エピタキシャル成長条件をＳｉＨ２　Ｃｌ２
　＋Ｈ２　＋ＨＣｌ，８００〔°Ｃ〕，２０〔Ｔｏｒｒ
〕とした。 この成長条件における蓄積電極引出し用パッド１２およ
びビット線引出し用パッドの堆積時間は約１０〜１５分
間である。

【００１６】なお、半導体基板１の露出表面に対する前
処理の温度および時間は、温度８００〜９００〔℃〕で
２分間〜５分間でも良い。また、エピタキシャル成長条
件の温度は６５０〜８００〔°Ｃ〕でも良い。次に、図
２（ｃ）　に示すように、表面に絶縁膜（図示せず）を
形成した後、リソグラフィおよびドライエッチングによ
り、絶縁膜にコンタクト穴（図示せず）を形成する。こ
のコンタクト穴の領域は、図１（ａ）　の符号１７で示
すビット線引出し用パッドとビット線１１との接触領域
となる。 そして、コンタクト穴を介してビット線引出し用パッド
（図示せず）に電気的に接続したビット線（図示せず）
を形成する。その後、ＢＰＳＧ膜１８およびナイトライ
ド膜１９を形成した後、リソグラフィおよびドライエッ
チングにより、ＢＰＳＧ膜１８およびナイトライド膜１
９にコンタクト穴２００を形成する。このコンタクト穴
２００の領域は、図１（ａ）　の符号１４で示す蓄積電
極引出し用パッド１２と蓄積電極１３との接触領域とな
る。

【００１７】次に、図２（ｄ）　に示すように、蓄積電
極引出し用パッド１２上およびナイトライド膜１９上に
多結晶シリコン膜２２を蒸着させ、さらにこの多結晶シ
リコン膜２２上に酸化膜（ＣＶＤ堆積膜）２３を蒸着し
た後、リソグラフィおよびドライエッチングにより蓄積
電極パターン（図１（ａ）　の符号２４）を形成する。 この蓄積電極パターンは蓄積電極１３の存在領域となる
。なお、多結晶シリコン膜２２の膜厚は５０〔ｎｍ〕お
よび酸化膜２３の膜厚は、３００〔ｎｍ〕とした。

【００１８】次に、図２（ｅ）　に示すように、多結晶
シリコンを５０〔ｎｍ〕蒸着させ、全面にドライエッチ
ングを施すことにより、酸化膜２３の側壁のみに多結晶
シリコン膜１３ａを形成することにより、蓄積電極引出
し用パッド１２に電気的に接続した蓄積電極１３を形成
する。そして、ナイトライド膜１９をウエットエッチン
グ抑止膜として用い、酸化膜２３を除去した後、図１（
ｂ）および図１（ｃ）　に示すＯＮＯ膜からなる容量絶
縁膜８およびプレート電極６を形成する。

【００１９】なお、実施例においては、図２（ｂ）　に
示す工程において、蓄積電極引出し用パッド１２および
ビット線引出し用パッドを形成する際、不純物拡散領域
３がｎ型であるため、ＡｓＨ３　（アルシン）またはＰ
Ｈ３　（フォスフィン）を同時に流入することにより、
蓄積電極引出し用パッド１２およびビット線引出し用パ
ッドに高濃度のＡｓ（ヒ素）またはＰ（リン）を含有さ
せたが、不純物拡散領域がｐ型である場合には、Ｂ２　
Ｈ６　（シボラン）を同時に流入することにより、蓄積
電極引出し用パッドおよびビット線引出し用パッドに高
濃度のＢ（ホウ素）を含有させても良い。また、イオン
注入法により、蓄積電極引出し用パッドおよびビット線
引出し用パッドに高濃度のＡｓ，Ｐ，ＢまたはＢＦ２　
を導入させても良い。

【００２０】また、実施例においては、容量絶縁膜８と
して、ＯＮＯ膜を用いたが、Ｔａ２　Ｏ５　等の高誘電
体膜、強誘電体膜を用いても良い。また、蓄積電極１３
の形状は特に限定されない。また、実施例においては、
蓄積電極引出し用パッド１２およびビット線引出し用パ
ッドは多結晶シリコンおよび単結晶シリコンの混合物か
らなるが、ＣＶＤ法によるシリコンの成長条件によって
、多結晶シリコンのみまたは単結晶シリコンのみで形成
しても良い。

【００２１】また、この実施例では、隣接した蓄積電極
引出し用パッド１２間の距離Ｌを最小寸法以下に設定す
ることにより、素子の微細化を図ったが、同様に隣接し
たビット線引出し用パッド間の距離を最小寸法以下に設
定することにより、より素子の微細化を実現することが
できる。

【００２２】

【発明の効果】請求項１記載の半導体記憶装置によれば
、トランジスタ領域と蓄積電極とを電気的に接続するた
めの第１の引出し用パッドおよびトランジスタとビット
線とを電気的に接続するための第２の引出し用パッドは
、隣接したワード線間を完全に埋め込み、かつ、第１の
引出し用パッドとこの第１の引出し用パッドに隣接した
他の第１の引出し用パッドとの距離を設計上の最小寸法
以下としたものである。すなわち、第１および第２の引
出し用パッドはワード線間にセルフアラインで形成した
ものであり、これにより、容易に高精度な第１および第
２の引出し用パッドのパターンを得ることができ、メモ
リセル内の段差を小さくすることができる。また、隣接
した第１の引出し用パッド間の距離を設計上の最小寸法
以下とすることにより、素子の微細化を実現することが
できる。その結果、素子が微細化しても容易に高精度な
引出し用パッドのパターンを有した半導体記憶装置を得
ることができる。

【００２３】請求項２記載の半導体記憶装置の製造方法
によれば、化学気相成長法（ＣＶＤ法）により不純物拡
散領域上に多結晶シリコンもしくは単結晶シリコンまた
は多結晶シリコンと単結晶シリコンとの混合物を選択的
に成長させることにより、ワード線間を完全に埋め込み
、かつセルフアラインで第１および第２の引出し用パッ
ドを形成することができる。したがって、容易に高精度
な第１および第２の引出し用パッドのパターンを形成す
ることができ、またメモリセル内の段差を緩和すること
ができる。また、蓄積電極の引出し用パッドとなる第１
の引出し用パッドとこの第１の引出し用パッドに隣接し
た他の第１の引出し用パッドとの距離は、化学気相成長
法による第１の引出し用パッドの形成時の膜厚を制御を
することにより精密に設定することができる。これによ
り、隣接した第１の引出し用パッド間の距離を設計上の
最小寸法以下にすることができる。また、化学気相成長
法により膜厚を制御してワード線間に第１および第２の
引出し用パッドを形成するため、第１および第２の引出
し用パッドの形成には、リソグラフィ工程が不要となり
、歩留りを向上させることができる。その結果、素子が
微細化しても容易に高精度な引出し用パッドのパターン
を有した半導体記憶装置を製造することができる。

【図面の簡単な説明】

【図１】図１（ａ）　〜（ｃ）　はこの発明の実施例の
半導体記憶装置の構成を示す概念図である。

【図２】図２（ａ）　〜（ｅ）　はこの発明の一実施例
の半導体記憶装置の製造方法を示す工程順断面図である
。

【図３】図３は従来の半導体記憶装置の構成を示す断面
図である。

【符号の説明】

１　　　　半導体基板 ３　　　　不純物拡散領域 ８　　　　容量絶縁膜 １０　　　　ワード線 １１　　　　ビット線 １２　　　　蓄積電極引出し用パッド（第１の引出し用
パッド） １３　　　　蓄積電極 ２１　　　　トランジスタ領域

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　半導体基板上に形成したワード線とな
   るゲート電極および不純物拡散領域を有したトランジス
   タ領域と、このトランジスタ領域に電気的に接続され隣
   接した前記ワード線間を完全に埋め込んだ第１および第
   ２の引出し用パッドと、前記第１の引出し用パッドに電
   気的に接続した蓄積電極と、前記第２の引出し用パッド
   に電気的に接続したビット線とを備え、前記第１の引出
   し用パッドとこの第１の引出し用パッドに隣接した他の
   第１の引出し用パッドとの距離を設計上の最小寸法以下
   とした半導体記憶装置。
2. 【請求項２】　　半導体基板上にワード線となるゲート
   電極および不純物拡散領域を有するトランジスタ領域を
   形成する工程と、化学気相成長法（ＣＶＤ法）により前
   記不純物拡散領域上に多結晶シリコンもしくは単結晶シ
   リコンまたは多結晶シリコンと単結晶シリコンとの混合
   物を選択的に成長させて前記ワード線間を埋め込んだ第
   １および第２の引出し用パッドを形成する工程と、前記
   第２の引き出し用パッドに電気的に接続したビット線を
   形成する工程と、前記第１の引出し用パッドに電気的に
   接続した蓄積電極を形成する工程と、この蓄積電極の表
   面に容量絶縁膜を形成する工程と、この容量絶縁膜の表
   面にプレート電極を形成する工程とを含み、前記第１の
   引出し用パッドとこの第１の引出し用パッドに隣接した
   他の第１の引出し用パッドとの距離が設計上の最小寸法
   以下になるように前記第１の引出し用パッドとなる多結
   晶シリコンもしくは単結晶シリコンまたは多結晶シリコ
   ンと単結晶シリコンとの混合物の膜厚を制御することを
   特徴とする半導体記憶装置の製造方法。