JPH04250426A - Active matrix array and its manufacture - Google Patents

Active matrix array and its manufacture

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JPH04250426A
JPH04250426A JP3008197A JP819791A JPH04250426A JP H04250426 A JPH04250426 A JP H04250426A JP 3008197 A JP3008197 A JP 3008197A JP 819791 A JP819791 A JP 819791A JP H04250426 A JPH04250426 A JP H04250426A
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JP
Japan
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polycrystalline silicon
active matrix
matrix array
pixel electrode
thin film
Prior art date
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Application number
JP3008197A
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Japanese (ja)
Inventor
Kenichi Nakamura
健一 中村
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NEC Corp
Original Assignee
NEC Corp
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Publication date
Application filed by NEC Corp filed Critical NEC Corp
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  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)

Abstract

PURPOSE:To offer an active matrix array which has uniform and fine windows formed in a picture element electrode and also has an equipotential surface formed between the picture element electrode and a common electrode in parallel to a substrate as to the active matrix array whose picture element electrode is made of polycrystalline silicon. CONSTITUTION:The active matrix array consists of the picture element electrode 21 formed of polycrystalline silicon on the transparent insulating substrate 20, a switching element, a select signal electrode 11, and a data signal electrode 12. Many transparent and fine areas 22 are formed uniformly of silicon dioxide in the polycrystalline silicon picture element electrodes 21.

Description

【発明の詳細な説明】[Detailed description of the invention]

【0001】0001

【産業上の利用分野】本発明は液晶ディスプレイ等に用
いられるアクティブマトリクスアレイに関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to active matrix arrays used in liquid crystal displays and the like.

【0002】0002

【従来の技術】これまで、透過型アクティブマトリクス
液晶ディスプレイに用いる画素電極材料として、透明で
ありかつ導電性を示すインジウムティンオキサイド(I
TO)が用いられてきた。ITOをフォトリソグラフィ
法によりパターニングを行う際、エッチングにはドライ
エッチング法を用いた方が、ウェットエッチング法を用
いるより、よいパターニング精度が得られる。しかし、
これまでのところ、ITOをドライエッチングによりパ
ターニングする技術は確立されていない。そのため、I
TOのエッチングにはウェットエッチング法が用いられ
ているが、この方法ではパターニング精度が悪くなる。 そこで、このITOに代わる材料として不純物を高濃度
にドープした多結晶シリコンを用いることが提案されて
いる(インターナショナルエレクトロデバイスミーティ
ング  1989,P.161−164)。この多結晶
シリコンはITOのように可視光の領域では完全には透
明ではないために、明るい画面を得るためには、膜厚を
薄くし、さらに画素電極部をエッチングする等して窓を
設けることにより、開口率を増加させて透過率を大きく
する必要がある。この画素電極に設ける窓の形状として
は図7に示すように、ストライプ状のものが提案されて
いる(1990年、テレビジョン学会年次大会予稿集、
P.85〜86)。このストライプパターンは多結晶シ
リコンからなる画素電極61をフォトリソグラフィ法に
よりパターニングを行って形成したものである。
[Prior Art] Until now, transparent and conductive indium tin oxide (I
TO) has been used. When patterning ITO using a photolithography method, better patterning accuracy can be obtained by using a dry etching method than by using a wet etching method. but,
Up to now, a technique for patterning ITO by dry etching has not been established. Therefore, I
A wet etching method is used for etching TO, but this method results in poor patterning accuracy. Therefore, it has been proposed to use polycrystalline silicon heavily doped with impurities as a material to replace ITO (International Electro Device Meeting 1989, pp. 161-164). Unlike ITO, this polycrystalline silicon is not completely transparent in the visible light range, so in order to obtain a bright screen, the film thickness must be made thinner, and windows must be added by etching the pixel electrodes. Therefore, it is necessary to increase the transmittance by increasing the aperture ratio. As the shape of the window provided in this pixel electrode, a striped one has been proposed as shown in Figure 7 (1990, Proceedings of the Annual Conference of the Television Society of Japan,
P. 85-86). This stripe pattern is formed by patterning the pixel electrode 61 made of polycrystalline silicon by photolithography.

【0003】0003

【発明が解決しようとする課題】一方、画素電極に窓を
設ける際、液晶分子の配向方向が基板に対して垂直とな
るように画素電極と共通電極の間に形成される等電位面
は、基板に対して平行としなければならない。
On the other hand, when a window is provided in a pixel electrode, an equipotential surface is formed between the pixel electrode and the common electrode so that the alignment direction of liquid crystal molecules is perpendicular to the substrate. Must be parallel to the substrate.

【0004】画素サイズが大きい場合には、画素電極部
に形成する窓のストライプパターンは微細でなくても、
画素電極と共通電極の間に形成される等電位面は基板に
対して平行とすることができる。しかし、画素サイズを
縮小し、画素電極の大きさが小さくなった場合、画素電
極と共通電極の間に形成される等電位面を基板と平行と
するには、画素電極に設ける窓の形状をさらに微細化す
る必要が生じる。この時、画素電極に微細なパターンを
フォトリソグラフィ法によりエッチングして形成すると
、残さが残る可能性が高く、開口率が不均一となり、ま
た画素電極と共通電極の間に形成される等電位面が基板
に対して平行でなくなるという問題が生じる。本発明で
は、画素サイズが小さい場合でも画素電極に均一で微細
な窓が形成され、かつ画素電極と共通電極の間に形成さ
れる等電位面が基板に対して平行となるアクティブマト
リクスアレイを提供することを目的とする。
[0004] When the pixel size is large, even if the stripe pattern of the window formed in the pixel electrode part is not fine,
The equipotential surface formed between the pixel electrode and the common electrode can be parallel to the substrate. However, when the pixel size is reduced and the size of the pixel electrode becomes smaller, the shape of the window provided on the pixel electrode must be changed in order to make the equipotential surface formed between the pixel electrode and the common electrode parallel to the substrate. Further miniaturization becomes necessary. At this time, if a fine pattern is etched on the pixel electrode by photolithography, there is a high possibility that residue will remain, resulting in non-uniform aperture ratio, and an equipotential surface formed between the pixel electrode and the common electrode. A problem arises in that the planes are no longer parallel to the substrate. The present invention provides an active matrix array in which uniform and fine windows are formed in the pixel electrodes even when the pixel size is small, and the equipotential plane formed between the pixel electrodes and the common electrode is parallel to the substrate. The purpose is to

【0005】[0005]

【課題を解決するための手段】第1の発明では、画素電
極材料に多結晶シリコンを用いて、画素をマトリックス
状に配置したアクティブマトリクスアレイにおいて、前
記多結晶シリコン画素電極を局所的に二酸化シリコンに
変質させることにより、多結晶シリコン画素電極に二酸
化シリコンからなる透明で微細な領域を多数形成したこ
とを特徴としている。
[Means for Solving the Problems] In the first invention, in an active matrix array in which polycrystalline silicon is used as a pixel electrode material and pixels are arranged in a matrix, the polycrystalline silicon pixel electrodes are locally replaced with silicon dioxide. It is characterized by forming a large number of transparent fine regions made of silicon dioxide on the polycrystalline silicon pixel electrode by changing its properties to .

【0006】第2の発明は、多結晶シリコン薄膜を二酸
化シリコンに変質させることにより二酸化シリコンの領
域を形成して多結晶シリコン画素電極を形成することを
特徴とするアクティブマトリクスアレイの製造方法であ
る。
A second invention is a method of manufacturing an active matrix array, characterized in that a polycrystalline silicon pixel electrode is formed by forming a silicon dioxide region by changing a polycrystalline silicon thin film into silicon dioxide. .

【0007】[0007]

【作用】本発明では、多結晶シリコン画素電極の一部を
二酸化シリコンに改質させて窓となる透明な領域を形成
するため、従来のように画素電極をフォトリソグラフィ
法によりエッチングすることなく、開口率を増加させる
ための透明な領域である窓を形成することができる。ま
た、多結晶シリコン画素電極に微細な窓のパターニング
を行う際、エッチングを行わないので、残さ等により開
口率が不均一となることがない。
[Operation] In the present invention, a part of the polycrystalline silicon pixel electrode is modified to silicon dioxide to form a transparent region that serves as a window, so the pixel electrode is not etched by photolithography as in the conventional method. Windows, which are transparent areas, can be formed to increase the aperture ratio. Further, when patterning fine windows on the polycrystalline silicon pixel electrode, no etching is performed, so that the aperture ratio does not become non-uniform due to residue or the like.

【0008】第2の発明に関する請求項3記載による方
法により、多結晶シリコン画素電極に酸素イオンを選択
的に注入することができ、酸素イオンを注入した部分に
のみ二酸化シリコンの領域を形成することが可能となる
。さらに、微細なパターン形状を有するマスクを用いる
ことにより、二酸化シリコンにより構成される微細な形
状の窓を多結晶シリコン画素電極上に形成することがで
きる。このように多結晶シリコンをエッチングしないた
め、フォトリソグラフィ法によるエッチングの際に生じ
る、残さ等により開口率が不均一となるという問題が解
消される。また、画素電極の形状を微細とすることが可
能となるために、画素電極サイズが小さい場合でも画素
電極と共通電極の間に形成される等電位面を基板に対し
て平行とするとができる。
According to the method according to claim 3 of the second invention, oxygen ions can be selectively implanted into the polycrystalline silicon pixel electrode, and a silicon dioxide region can be formed only in the portion where oxygen ions are implanted. becomes possible. Furthermore, by using a mask having a fine pattern, a finely shaped window made of silicon dioxide can be formed on the polycrystalline silicon pixel electrode. Since polycrystalline silicon is not etched in this manner, the problem of non-uniform aperture ratio due to residue etc. that occurs during etching by photolithography is solved. Further, since the shape of the pixel electrode can be made fine, the equipotential surface formed between the pixel electrode and the common electrode can be made parallel to the substrate even when the pixel electrode size is small.

【0009】第2の発明に関する請求項4記載の方法に
より、多結晶シリコン画素電極に酸素イオンビームを照
射した部分にのみ、多結晶シリコン薄膜中に酸素イオン
が注入され、二酸化シリコンの領域が形成される。さら
に、酸素イオンビームの径を絞ることにより、二酸化シ
リコンにより構成される微細な形状の窓を多結晶シリコ
ン画素電極に形成することができる。このように多結晶
シリコンをエッチングしないため、フォトリソグラフィ
法によるエッチングの際に生じる、残さ等により開口率
が不均一となるという問題が解消される。また、画素電
極の形状を微細とすることが可能となるために、画素電
極サイズが小さい場合でも画素電極と共通電極の間に形
成される等電位面を基板に対して平行とすることができ
る。
According to the method according to claim 4 related to the second invention, oxygen ions are implanted into the polycrystalline silicon thin film only in the portion where the polycrystalline silicon pixel electrode is irradiated with the oxygen ion beam, and a silicon dioxide region is formed. be done. Furthermore, by narrowing down the diameter of the oxygen ion beam, a finely shaped window made of silicon dioxide can be formed in the polycrystalline silicon pixel electrode. Since polycrystalline silicon is not etched in this manner, the problem of non-uniform aperture ratio due to residue etc. that occurs during etching by photolithography is solved. In addition, since it is possible to make the shape of the pixel electrode minute, the equipotential surface formed between the pixel electrode and the common electrode can be made parallel to the substrate even when the pixel electrode size is small. .

【0010】第2の発明に関する請求項5記載による方
法により、多結晶シリコン画素電極にレーザを照射した
部分にのみ、酸素雰囲気中の酸素が多結晶シリコン薄膜
中に取り込まれ、二酸化シリコンの領域が形成される。 さらに、レーザのビーム径を絞ることにより、二酸化シ
リコンにより構成される微細な形状の窓を多結晶シリコ
ン画素電極上に形成することができる。このように多結
晶シリコンをエッチングしないため、フォトリソグラフ
ィ法によるエッチングの際に生じる、残さ等により開口
率が不均一となるという問題が解消される。また、画素
電極の形状を微細とすることが可能となるために、画素
電極サイズが小さい場合でも画素電極と共通電極の間に
形成される等電位面を基板に対して平行とすることがで
きる。
[0010] According to the method according to claim 5 related to the second invention, oxygen in the oxygen atmosphere is incorporated into the polycrystalline silicon thin film only in the portion of the polycrystalline silicon pixel electrode irradiated with the laser, and the silicon dioxide region is It is formed. Furthermore, by narrowing down the beam diameter of the laser, a finely shaped window made of silicon dioxide can be formed on the polycrystalline silicon pixel electrode. Since polycrystalline silicon is not etched in this manner, the problem of non-uniform aperture ratio due to residue etc. that occurs during etching by photolithography is solved. In addition, since it is possible to make the shape of the pixel electrode minute, the equipotential surface formed between the pixel electrode and the common electrode can be made parallel to the substrate even when the pixel electrode size is small. .

【0011】[0011]

【実施例】まず、第1の実施例について、図1,図2を
用いて説明する。
[Embodiment] First, a first embodiment will be explained using FIGS. 1 and 2.

【0012】図1は、本発明を用いて多結晶シリコン画
素電極を形成したアクティブマトリクスアレイの平面図
であり、図2は、図1A−A′部における断面図である
。図1において、21は画素電極、11はデータ配線、
12はゲート配線である。
FIG. 1 is a plan view of an active matrix array in which polycrystalline silicon pixel electrodes are formed using the present invention, and FIG. 2 is a cross-sectional view taken along the line A-A' in FIG. In FIG. 1, 21 is a pixel electrode, 11 is a data wiring,
12 is a gate wiring.

【0013】図2に示すように、透明なガラス基板20
上に多結晶シリコンからなる画素電極21が形成されて
おり、この多結晶シリコン画素電極に二酸化シリコンか
らなる微細な窓22が形成されている。そして、前記画
素電極21及び22を覆って二酸化シリコンからなる絶
縁膜23が形成されている。さらに、前記画素電極21
上の前記絶縁膜23の一部にコンタクトホール24が形
成されており、前記コンタクトホール24を介して前記
絶縁膜23上に、モリブデン,チタン,タングステン等
の高融点低抵抗金属薄膜とそれらの珪化化合物薄膜及び
、高濃度に不純物がドープされた多結晶シリコン薄膜の
積層膜からなるソース・ドレイン電極25が形成されて
いる。さらに、前記ソース,ドレイン電極25間および
前記ソース,ドレイン電極25の一部を覆うようにして
多結晶シリコンからなる半導体層26が形成されている
。そして、前記半導体層26、前記ソース,ドレイン電
極25及び前記絶縁膜23上に二酸化シリコンからなる
ゲート絶縁膜27が形成されている。さらに、前記ゲー
ト絶縁膜27上に前記半導体層26の一部を覆うように
して、アルミ,クロム等からなるゲート電極28が形成
されている。そして、前記ゲート電極28,前記ゲート
絶縁膜27上に窒化シリコンからなる保護絶縁膜28が
形成されている。
As shown in FIG. 2, a transparent glass substrate 20
A pixel electrode 21 made of polycrystalline silicon is formed thereon, and a fine window 22 made of silicon dioxide is formed in this polycrystalline silicon pixel electrode. An insulating film 23 made of silicon dioxide is formed to cover the pixel electrodes 21 and 22. Furthermore, the pixel electrode 21
A contact hole 24 is formed in a part of the upper insulating film 23, and a high melting point, low resistance metal thin film such as molybdenum, titanium, tungsten, etc. and a silicified metal thereof are formed on the insulating film 23 through the contact hole 24. Source/drain electrodes 25 are formed of a laminated film of a compound thin film and a polycrystalline silicon thin film doped with impurities at a high concentration. Further, a semiconductor layer 26 made of polycrystalline silicon is formed between the source and drain electrodes 25 and partially covering the source and drain electrodes 25. A gate insulating film 27 made of silicon dioxide is formed on the semiconductor layer 26, the source and drain electrodes 25, and the insulating film 23. Further, a gate electrode 28 made of aluminum, chromium, etc. is formed on the gate insulating film 27 so as to cover a part of the semiconductor layer 26. A protective insulating film 28 made of silicon nitride is formed on the gate electrode 28 and the gate insulating film 27.

【0014】次に、第2の発明に関する請求項3記載の
実施例について、図3及び図4を用いて説明する。まず
、図3(a)に示すように、表面を洗浄したガラス基板
20上にリンを高濃度にドープした多結晶シリコン薄膜
をCVD法により500オングストロームの厚さに形成
する。次に、図3(b)に示すように、多結晶シリコン
薄膜上をマスク30で覆い、イオン注入装置を用いて酸
素イオン31を30keVで加速して注入した後、窒素
雰囲気中で600℃で3時間アニールして二酸化シリコ
ンからなる窓22を形成する。さらに、図3(c)に示
すように、フォトリソグラフィ法により多結晶シリコン
薄膜をエッチングして画素電極21を形成する。次に、
図3(d)に示すように、層間絶縁膜である二酸化シリ
コン薄膜23を1000オングストロームの厚さに形成
した後、フォトリソグラフィ法により画素電極21上の
一部をエッチングしてコンタクトホール24を形成する
。次に、図3(e)に示すように、モリブデン,チタン
,タングステン等の高融点低抵抗金属薄膜及びそれらの
珪化化合物をスパッタ法あるいは蒸着法により、それぞ
れ1000オングストローム,500オングストローム
の厚さに成膜し、さらにCVD法により高濃度にリンを
ドープした多結晶シリコン薄膜を500オングストロー
ムの厚さに成膜した後、フォトリソグラフィ法により、
前記金属薄膜、前記珪化化合物および多結晶シリコン薄
膜をエッチングしてソース,ドレイン電極25を形成す
る。次に、図4(a)に示すように、CVD法により多
結晶シリコン薄膜を500オングストロームの厚さに成
膜した後、フォトリソグラフィ法により多結晶シリコン
薄膜をエッチングして半導体層26を形成する。次に、
図4(b)に示すように、ゲート絶縁膜27となる二酸
化シリコン薄膜をCVD法により1500オングストロ
ームの厚さに成膜する。次に、図4(c)に示すように
、スパッタ法あるいは蒸着法によりアルミ,クロム等の
金属薄膜を3000オングストロームの厚さに成膜した
後、フォトリソグラフィ法によりエッチングして、ゲー
ト電極28を形成する。次に、図4(d)に示すように
、保護絶縁膜29としてプラズマCVD法により窒化シ
リコン薄膜を3000オングストロームの厚さに成膜す
る。
Next, an embodiment of the third aspect of the second invention will be described with reference to FIGS. 3 and 4. First, as shown in FIG. 3A, a polycrystalline silicon thin film heavily doped with phosphorus is formed to a thickness of 500 angstroms on a glass substrate 20 whose surface has been cleaned by CVD. Next, as shown in FIG. 3B, the polycrystalline silicon thin film is covered with a mask 30, and oxygen ions 31 are implanted at 30 keV using an ion implantation device, and then at 600° C. in a nitrogen atmosphere. Annealing is performed for 3 hours to form a window 22 made of silicon dioxide. Furthermore, as shown in FIG. 3C, the polycrystalline silicon thin film is etched by photolithography to form the pixel electrode 21. next,
As shown in FIG. 3(d), after forming a silicon dioxide thin film 23, which is an interlayer insulating film, to a thickness of 1000 angstroms, a part of the pixel electrode 21 is etched by photolithography to form a contact hole 24. do. Next, as shown in FIG. 3(e), thin films of high-melting-point, low-resistance metals such as molybdenum, titanium, and tungsten and their silicide compounds are formed to thicknesses of 1000 angstroms and 500 angstroms, respectively, by sputtering or vapor deposition. After forming a polycrystalline silicon thin film heavily doped with phosphorus to a thickness of 500 angstroms using the CVD method, the photolithography method was used to
The metal thin film, the silicide compound, and the polycrystalline silicon thin film are etched to form source and drain electrodes 25. Next, as shown in FIG. 4A, a polycrystalline silicon thin film is formed to a thickness of 500 angstroms by CVD, and then the polycrystalline silicon thin film is etched by photolithography to form a semiconductor layer 26. . next,
As shown in FIG. 4B, a silicon dioxide thin film that will become the gate insulating film 27 is formed to a thickness of 1500 angstroms by CVD. Next, as shown in FIG. 4C, a thin film of metal such as aluminum or chromium is formed to a thickness of 3000 angstroms by sputtering or vapor deposition, and then etched by photolithography to form the gate electrode 28. Form. Next, as shown in FIG. 4D, a silicon nitride thin film is formed as a protective insulating film 29 to a thickness of 3000 angstroms by plasma CVD.

【0015】次に、第2の発明に関する請求項4記載の
実施例について説明する。まず表面を洗浄したガラス基
板20上にリンを高濃度にドープした多結晶シリコン薄
膜を500オングストロームの厚さに成膜し後、図5に
示すような構成を有するイオン注入装置を用いて、酸素
イオンビーム47を加速管42により30keVで加速
した後、X軸スキャナ46およびY軸スキャナ44によ
り発生される電界により偏向させて、前記多結晶シリコ
ン薄膜上に照射し、形成される二酸化シリコンからなる
窓22が基板面内でその分布が均一となるように走査す
る。次に図3(c)に示すように、フォトリソグラフィ
法により多結晶シリコン薄膜をエッチングして画素電極
21を形成する。以下、第2の発明と同様なプロセスで
アクティブマトリクスアレイを作製する。
Next, an embodiment of the fourth aspect of the second invention will be described. First, a polycrystalline silicon thin film doped with phosphorus at a high concentration is formed to a thickness of 500 angstroms on a glass substrate 20 whose surface has been cleaned, and then an ion implantation device having the configuration shown in FIG. The ion beam 47 is accelerated by an acceleration tube 42 at 30 keV, then deflected by an electric field generated by an X-axis scanner 46 and a Y-axis scanner 44, and irradiated onto the polycrystalline silicon thin film to form an ion beam made of silicon dioxide. The window 22 is scanned so that its distribution is uniform within the substrate surface. Next, as shown in FIG. 3C, the polycrystalline silicon thin film is etched by photolithography to form the pixel electrode 21. Thereafter, an active matrix array is manufactured using a process similar to that of the second invention.

【0016】次に、第2の発明に関する請求項5記載の
実施例について説明する。まず表面を洗浄したガラス基
板20上にリンを高濃度にドープした多結晶シリコン薄
膜を500オングストロームの厚さに成膜した後、図6
に示すような構成を有するレーザドーピング装置を用い
て、酸素雰囲気中において、前記多結晶シリコン薄膜上
に波長308nm、1パルス当たり200mJ/cm2
 のエネルギーを有するエキシマレーザ光53を照射し
、形成される二酸化シリコンからなる窓22が基板面内
でその分布が均一となるようにレーザビームを走査する
。 次に図3(c)に示すように、フォトリソグラフィ法に
より多結晶シリコン薄膜をエッチングして画素電極21
を形成する。以下、第2の発明と同様なプロセスでアク
ティブマトリクスアレイを作製する。
Next, an embodiment of the fifth aspect of the second invention will be described. First, a polycrystalline silicon thin film doped with phosphorus at a high concentration was formed to a thickness of 500 angstroms on a glass substrate 20 whose surface had been cleaned.
Using a laser doping apparatus having the configuration shown in FIG.
An excimer laser beam 53 having an energy of 1 is irradiated, and the laser beam is scanned so that the formed window 22 made of silicon dioxide has a uniform distribution within the substrate surface. Next, as shown in FIG. 3(c), the polycrystalline silicon thin film is etched by photolithography to form the pixel electrode 21.
form. Thereafter, an active matrix array is manufactured using a process similar to that of the second invention.

【0017】このように、多結晶シリコン画素電極に二
酸化シリコンの領域を形成することで、フォトリソグラ
フィ法によるエッチングを行わずに開口率を増加させる
ことができる。さらに、第2の発明による製造方法を用
いることにより基板面内で均一でしかも微細な二酸化シ
リコンの領域が形成されるため、開口率が基板面内で均
一となり、さらに共通電極と画素電極との間に形成され
る等電位面を基板と平行とすることが可能となる。
By forming a silicon dioxide region in the polycrystalline silicon pixel electrode in this manner, the aperture ratio can be increased without performing etching by photolithography. Furthermore, by using the manufacturing method according to the second invention, a uniform and fine silicon dioxide region is formed within the substrate surface, so that the aperture ratio becomes uniform within the substrate surface, and furthermore, the common electrode and the pixel electrode are It becomes possible to make the equipotential surface formed in between parallel to the substrate.

【0018】以上、スイッチング素子としてスタガ型薄
膜トランジスタを用いた場合について説明してきたが、
プレーナ構造薄膜トランジスタだけでなく、薄膜トラン
ジスタ以外のスイッチング素子例えばMIM(メタルイ
ンシュレーターメタル)素子等を用いた場合でも同様な
効果が得られる。
The case where a staggered thin film transistor is used as a switching element has been explained above.
Similar effects can be obtained not only when using a planar structure thin film transistor but also when using a switching element other than a thin film transistor, such as an MIM (metal insulator metal) element.

【0019】[0019]

【発明の効果】以上説明した通り、本発明により、基板
面内で各々の画素が均一な開口率を有し、しかも画素電
極と共通電極との間に形成される等電位面が基板と平行
となる多結晶シリコン画素電極を有するアクティブマト
リクスアレイを得ることができた。
[Effects of the Invention] As explained above, according to the present invention, each pixel has a uniform aperture ratio within the substrate plane, and the equipotential surface formed between the pixel electrode and the common electrode is parallel to the substrate. We were able to obtain an active matrix array having polycrystalline silicon pixel electrodes.

【図面の簡単な説明】[Brief explanation of the drawing]

【図1】本発明による多結晶シリコン画素電極及び薄膜
トランジスタからなるアクティブマトリクスアレイの平
面図。
FIG. 1 is a plan view of an active matrix array consisting of polycrystalline silicon pixel electrodes and thin film transistors according to the present invention.

【図2】アクティブマトリクスアレイの薄膜トランジス
タ付近のゲート配線に平行に切断した断面図。
FIG. 2 is a cross-sectional view taken parallel to a gate wiring near a thin film transistor of an active matrix array.

【図3】アクティブマトリクスアレイの第2の発明に関
する請求項3記載の製造方法による製造工程図。
FIG. 3 is a manufacturing process diagram according to the manufacturing method according to claim 3 relating to the second invention of the active matrix array.

【図4】アクティブマトリクスアレイの第2の発明に関
する請求項3記載の製造方法による製造工程図。
FIG. 4 is a manufacturing process diagram according to the manufacturing method according to claim 3 regarding the second invention of the active matrix array.

【図5】アクティブマトリクスアレイの第2の発明に関
する請求項4記載の製造方法の説明図。
FIG. 5 is an explanatory diagram of the manufacturing method according to claim 4 relating to the second invention of the active matrix array.

【図6】アクティブマトリクスアレイの第2の発明に関
する請求項5記載の製造方法の説明図。
FIG. 6 is an explanatory diagram of the manufacturing method according to claim 5 regarding the second invention of the active matrix array.

【図7】従来の多結晶シリコン画素電極を有するアクテ
ィブマトリクスアレイの平面図。
FIG. 7 is a plan view of an active matrix array with conventional polycrystalline silicon pixel electrodes.

【符号の説明】[Explanation of symbols]

10    データ配線 11    ゲート配線 20    ガラス基板 21    画素電極 22    窓 23    層間絶縁膜 24    コンタクトホール 25    ソース,ドレイン電極 26    半導体層 27    ゲート絶縁膜 28    ゲート電極 29    保護絶縁膜 30    マスク 31    酸素イオン 42    加速管 44    Y軸スキャナ 46    X軸スキャナ 47    酸素イオンビーム 53    エキシマレーザ光 61    画素電極 10 Data wiring 11 Gate wiring 20 Glass substrate 21 Pixel electrode 22 Window 23 Interlayer insulation film 24 Contact hole 25 Source, drain electrode 26 Semiconductor layer 27 Gate insulation film 28 Gate electrode 29 Protective insulation film 30 Mask 31 Oxygen ion 42 Acceleration tube 44 Y-axis scanner 46 X-axis scanner 47 Oxygen ion beam 53 Excimer laser light 61 Pixel electrode

Claims (5)

【特許請求の範囲】[Claims] 【請求項1】  透明絶縁性基板上に形成された多結晶
シリコンからなる画素電極と、スイッチング素子と、選
択信号電極と、データ信号電極とから構成されるアクテ
ィブマトリクスアレイにおいて、前記多結晶シリコン画
素電極が二酸化シリコンからなる透明で微細な領域を含
有していることを特徴とするアクティブマトリクスアレ
イ。
1. In an active matrix array comprising a pixel electrode made of polycrystalline silicon formed on a transparent insulating substrate, a switching element, a selection signal electrode, and a data signal electrode, the polycrystalline silicon pixel An active matrix array characterized in that the electrodes contain transparent fine regions made of silicon dioxide.
【請求項2】  多結晶シリコン薄膜の一部を局所的に
二酸化シリコンに変質させることにより微細な透明領域
を多数含有する多結晶シリコン画素電極を形成すること
を特徴とするアクティブマトリクスアレイの製造方法。
2. A method for manufacturing an active matrix array, comprising forming a polycrystalline silicon pixel electrode containing a large number of fine transparent regions by locally transforming a portion of a polycrystalline silicon thin film into silicon dioxide. .
【請求項3】  請求項2記載の多結晶シリコン画素電
極を形成する工程において、多結晶シリコン薄膜の一部
を局所的に二酸化シリコンに変質させる方法として、多
結晶シリコン薄膜にマスクを通して酸素イオンを注入す
ることにより二酸化シリコンの領域を形成することを特
徴とするアクティブマトリクスアレイの製造方法。
3. In the step of forming a polycrystalline silicon pixel electrode according to claim 2, oxygen ions are introduced through a mask through the polycrystalline silicon thin film as a method of locally transforming a part of the polycrystalline silicon thin film into silicon dioxide. A method of manufacturing an active matrix array, characterized in that regions of silicon dioxide are formed by implantation.
【請求項4】  請求項2記載の多結晶シリコン画素電
極を形成する工程において、多結晶シリコン薄膜の一部
を局所的に二酸化シリコンに変質させる方法として、多
結晶シリコン薄膜に酸素イオンビームを電界により偏向
させて照射することにより二酸化シリコンの領域を形成
することを特徴とするアクティブマトリクスアレイの製
造方法。
4. In the step of forming a polycrystalline silicon pixel electrode according to claim 2, as a method of locally transforming a part of the polycrystalline silicon thin film into silicon dioxide, an oxygen ion beam is applied to the polycrystalline silicon thin film in an electric field. 1. A method of manufacturing an active matrix array, characterized in that a region of silicon dioxide is formed by irradiating the active matrix array with deflection.
【請求項5】  請求項2記載の多結晶シリコン画素電
極を形成する工程において、多結晶シリコン薄膜の一部
を局所的に二酸化シリコンに変質させる方法として、酸
素雰囲気中において多結晶シリコン薄膜にレーザを照射
することにより二酸化シリコンの領域を形成することを
特徴とするアクティブマトリクスアレイの製法方法。
5. In the step of forming a polycrystalline silicon pixel electrode according to claim 2, as a method of locally transforming a part of the polycrystalline silicon thin film into silicon dioxide, a laser beam is applied to the polycrystalline silicon thin film in an oxygen atmosphere. 1. A method for manufacturing an active matrix array, comprising forming a region of silicon dioxide by irradiating with.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5453856A (en) * 1992-12-10 1995-09-26 Goldstar Co., Ltd. Liquid crystal display with gate lines connected with a doped semiconductor layer where they cross data lines

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* Cited by examiner, † Cited by third party
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US5453856A (en) * 1992-12-10 1995-09-26 Goldstar Co., Ltd. Liquid crystal display with gate lines connected with a doped semiconductor layer where they cross data lines

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