JPH04238533A - パイプライン制御方法を使用した演算器 - Google Patents
パイプライン制御方法を使用した演算器Info
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- JPH04238533A JPH04238533A JP3006217A JP621791A JPH04238533A JP H04238533 A JPH04238533 A JP H04238533A JP 3006217 A JP3006217 A JP 3006217A JP 621791 A JP621791 A JP 621791A JP H04238533 A JPH04238533 A JP H04238533A
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- JP
- Japan
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- bits
- adder
- internal
- data
- latches
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- Pending
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- 238000000034 method Methods 0.000 title claims abstract description 11
- 239000004065 semiconductor Substances 0.000 claims description 7
- 230000001360 synchronised effect Effects 0.000 description 4
- 238000003491 array Methods 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000012935 Averaging Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000002604 ultrasonography Methods 0.000 description 1
Landscapes
- Advance Control (AREA)
- Image Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に関し
、とくに加算器の高速動作に関する。
、とくに加算器の高速動作に関する。
【０００２】
【従来の技術】従来、加算器については半導体集積回路
を発売しているメ−カで発行した、デ−タブックに記載
されており、ＴＴＬを利用した回路は一般に公知である
。これらは大半が、４ビット構成をした加算器である。 デ−タ幅を拡張する方法も記載されている。例えば、株
式会社日立製作所で発行した、デ−タブックの１９８８
年３月版７６２ペ−ジから７７１ペ−ジに記載されてい
る。また、ベクトル演算器等では演算項ごとに同期して
動作させている。
を発売しているメ−カで発行した、デ−タブックに記載
されており、ＴＴＬを利用した回路は一般に公知である
。これらは大半が、４ビット構成をした加算器である。 デ−タ幅を拡張する方法も記載されている。例えば、株
式会社日立製作所で発行した、デ−タブックの１９８８
年３月版７６２ペ−ジから７７１ペ−ジに記載されてい
る。また、ベクトル演算器等では演算項ごとに同期して
動作させている。
【０００３】
【発明が解決しようとする課題】上記従来技術は、並列
に高速でＡ／Ｄ変換された、デ−タを加算する場合にお
いて、演算速度が遅い問題があった。従来の加算器では
、入力のビット数に対応する加算器を構成するため、カ
スケ−ドに接続し演算していた。このため入力のビット
数に応じて下位の演算結果によるキャリー信号の伝搬時
間で演算速度が定まり、ビット数が多くなればなるほど
遅くなっていた。
に高速でＡ／Ｄ変換された、デ−タを加算する場合にお
いて、演算速度が遅い問題があった。従来の加算器では
、入力のビット数に対応する加算器を構成するため、カ
スケ−ドに接続し演算していた。このため入力のビット
数に応じて下位の演算結果によるキャリー信号の伝搬時
間で演算速度が定まり、ビット数が多くなればなるほど
遅くなっていた。
【０００４】本発明では、デ−タ幅を拡張しても実質的
に演算速度を変えずに演算を可能にした演算回路、とく
に加算回路を提供することを目的とする。また遅い演算
素子を使用し、高速に演算することを目的とする。
に演算速度を変えずに演算を可能にした演算回路、とく
に加算回路を提供することを目的とする。また遅い演算
素子を使用し、高速に演算することを目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、入力のビット数よりも少ないビット数で、必要な演
算速度を満足する最大のビット数以下で、下位の演算結
果によるキャリー信号の伝搬時間に、影響されない演算
器とラッチの組み合わで構成したものである。
に、入力のビット数よりも少ないビット数で、必要な演
算速度を満足する最大のビット数以下で、下位の演算結
果によるキャリー信号の伝搬時間に、影響されない演算
器とラッチの組み合わで構成したものである。
【０００６】
【作用】上記の演算器は、ラッチの周期以下で必要とす
る演算速度を満足させ、下位から上位へ順次演算をし、
結果をラッチで保持し次の演算器の入力とする。従って
、入力のビット数が多い演算器では、下位の演算器を有
効に使用することが可能となり、全体の演算速度の向上
が可能となる。
る演算速度を満足させ、下位から上位へ順次演算をし、
結果をラッチで保持し次の演算器の入力とする。従って
、入力のビット数が多い演算器では、下位の演算器を有
効に使用することが可能となり、全体の演算速度の向上
が可能となる。
【０００７】
【実施例】以下、本発明による一実施例を第１図により
説明する。図では、それぞれ２４ビットの入力デ−タＡ
，Ｂをおのおの８ビットずつに分割し、３個の８ビット
加算器群と３段のラッチ群で構成したものである。この
例では、８ビット加算器の加算速度と実質的に同等の加
算速度の加算回路が実現できる。同期クロックでデ−タ
をラッチし順次下位より上位の加算をし最後に２４ビッ
トの加算を完成させる。この実施例では説明のために２
４ビットと８ビットで説明したが、各々の加算器の演算
速度が同期クロックの周期以下であれば、ビット数は自
由に変更可能である。
説明する。図では、それぞれ２４ビットの入力デ−タＡ
，Ｂをおのおの８ビットずつに分割し、３個の８ビット
加算器群と３段のラッチ群で構成したものである。この
例では、８ビット加算器の加算速度と実質的に同等の加
算速度の加算回路が実現できる。同期クロックでデ−タ
をラッチし順次下位より上位の加算をし最後に２４ビッ
トの加算を完成させる。この実施例では説明のために２
４ビットと８ビットで説明したが、各々の加算器の演算
速度が同期クロックの周期以下であれば、ビット数は自
由に変更可能である。
【０００８】２４ビットのデ−タＡ，Ｂが入力されると
、まず下位８ビットＡ０〜７とＢ０〜７を加算器１０−
１で加算し、出力、つまり８ビットの加算結果とキャリ
ー出力をラッチ回路１２−１にラッチする。この時、同
時に中位と上位のデ−タもそれぞれラッチ回路１２−２
、１２−３にラッチする。次の動作周期ではラッチ回路
１２−１から得る下位からのキャリーと、ラッチ回路１
２−２から得る中位８ビットのデータＡ８〜１５および
Ｂ８〜１５を用いて加算器１０−２で加算演算がなされ
る。加算結果及びキャリー出力はラッチ回路１３−２に
ラッチされる。この時、同時に下位の加算結果はラッチ
回路１３−１に、上位のデ−タＡ１６〜２３及びＢ１６
〜２３はラッチ回路１３−３にラッチされる。次の動作
周期ではラッチ回路１３−２から得る中位からのキャリ
ーと、ラッチ回路１３−３から得る上位８ビットのデー
タＡ１６〜２３およびＢ１６〜２３を用いて加算器１０
−３で加算演算がなされる。加算結果はラッチ回路１４
−３にラッチされ、この時、同時に下位と中位の加算結
果もラッチ回路１４−１および１４−２にそれぞれラッ
チされる。従って、最終段のラッチ回路１４−１、１４
−２、１４−３には全体として２４ビットのデ−タ同志
の加算結果が保持される。加算が進むにつれて下位の加
算器は他のデ−タの加算に使用できる。従って、連続し
たデ−タの加算を行なう場合は、デ−タスループット、
つまり実質的な加算速度は回路に用いた８ビット加算器
と同等にする事ができ、特に有効な加算回路となる。
、まず下位８ビットＡ０〜７とＢ０〜７を加算器１０−
１で加算し、出力、つまり８ビットの加算結果とキャリ
ー出力をラッチ回路１２−１にラッチする。この時、同
時に中位と上位のデ−タもそれぞれラッチ回路１２−２
、１２−３にラッチする。次の動作周期ではラッチ回路
１２−１から得る下位からのキャリーと、ラッチ回路１
２−２から得る中位８ビットのデータＡ８〜１５および
Ｂ８〜１５を用いて加算器１０−２で加算演算がなされ
る。加算結果及びキャリー出力はラッチ回路１３−２に
ラッチされる。この時、同時に下位の加算結果はラッチ
回路１３−１に、上位のデ−タＡ１６〜２３及びＢ１６
〜２３はラッチ回路１３−３にラッチされる。次の動作
周期ではラッチ回路１３−２から得る中位からのキャリ
ーと、ラッチ回路１３−３から得る上位８ビットのデー
タＡ１６〜２３およびＢ１６〜２３を用いて加算器１０
−３で加算演算がなされる。加算結果はラッチ回路１４
−３にラッチされ、この時、同時に下位と中位の加算結
果もラッチ回路１４−１および１４−２にそれぞれラッ
チされる。従って、最終段のラッチ回路１４−１、１４
−２、１４−３には全体として２４ビットのデ−タ同志
の加算結果が保持される。加算が進むにつれて下位の加
算器は他のデ−タの加算に使用できる。従って、連続し
たデ−タの加算を行なう場合は、デ−タスループット、
つまり実質的な加算速度は回路に用いた８ビット加算器
と同等にする事ができ、特に有効な加算回路となる。
【０００９】また図１では、連続したデ−タの加算を行
なう場合は、内部の加算器の加算時間とラッチの段数で
決まる遅れ時間の積を最小にすれば、全加算時間（デー
タが入力してから加算結果が得られるまでの時間）は最
小となる。例えば、日立のデ−タブックによれば、８ビ
ットの加算時間は１８ｎＳで、１２ビットの加算時間は
２５ｎＳである。８ビット加算時間と３段のラッチによ
る遅れ時間は５４ｎＳで、１２ビット加算時間と２段の
ラッチによる遅れ時間は５０ｎＳである。加算器は１２
ビット２段の構成で全加算時間は最小となる。
なう場合は、内部の加算器の加算時間とラッチの段数で
決まる遅れ時間の積を最小にすれば、全加算時間（デー
タが入力してから加算結果が得られるまでの時間）は最
小となる。例えば、日立のデ−タブックによれば、８ビ
ットの加算時間は１８ｎＳで、１２ビットの加算時間は
２５ｎＳである。８ビット加算時間と３段のラッチによ
る遅れ時間は５４ｎＳで、１２ビット加算時間と２段の
ラッチによる遅れ時間は５０ｎＳである。加算器は１２
ビット２段の構成で全加算時間は最小となる。
【００１０】図１は加算器についての実施例であるが、
他の演算器、例えば、掛算器、割算器、比較器等にも応
用可能で、加算器の部分をそれぞれの演算器に置き換え
れば明白である。また、この手法は半導体集積回路の高
速化に有効で、特にゲ−トアレイ、フィ−ルド・プログ
ラマブル・ゲ−トアレイ等では、ユ−ザが任意に設計可
能なため特に有効である。
他の演算器、例えば、掛算器、割算器、比較器等にも応
用可能で、加算器の部分をそれぞれの演算器に置き換え
れば明白である。また、この手法は半導体集積回路の高
速化に有効で、特にゲ−トアレイ、フィ−ルド・プログ
ラマブル・ゲ−トアレイ等では、ユ−ザが任意に設計可
能なため特に有効である。
【００１１】図２は、本発明を画像処理装置に使用した
実施例を示す。本実施例では、画像処理装置での移動平
均化処理について加算器を用いる。画像メモリ２０から
画素デ−タが順次読み出され、縦列に接続されたラッチ
回路２１−１、２１−２、２１−３、２１−４に順次ラ
ッチされる。先頭の画素データがラッチ回路２１−４に
ラッチされた時、加算回路２１−１と２１−２はそれぞ
れ２つのデ−タ同士の加算を開始する。それぞれの加算
回路は第１図に示すような少ないビット数の内部加算器
とラッチ回路の多段構成となっており、制御クロックが
入力される毎に内部での加算処理が進む。この加算処理
の進みと同期してラッチ回路列２１−１〜２１−４では
順次画素デ−タがシフトするので数クロックの遅れのの
ちにはラッチ回路２２−１と２２−２にはそれぞれの加
算結果が順次ラッチされる。ラッチ回路２２−１と２２
−２に接続された加算回路２３も第１図に示すような多
段構成となっている。したがって、更に数クロックの遅
れののちにはラッチ回路２４には連続する４個のデータ
の加算結果が順次ラッチされ、つまり移動平均の演算が
行なわれる。図の例ではではラッチ回路２４にラッチさ
れた加算結果は、割算器２５で１／４にされ、画像表示
装置２６に表示される。通常、画像表示装置に要求され
るデータは２０ＭＨｚ／画素である。従って、移動平均
のための加算速度も同程度以上要求される。本実施例で
は、加算結果は同期クロックに対して、数クロック遅れ
るものの、最後の結果は個々の加算回路を構成する少な
いビット数の加算器の加算速度に応じた周期で高速に連
続して得る事が出来るので、深さ方向ビット数の多い、
つまり高階調度の画像データの移動平均画像を問題なく
表示することができる。
実施例を示す。本実施例では、画像処理装置での移動平
均化処理について加算器を用いる。画像メモリ２０から
画素デ−タが順次読み出され、縦列に接続されたラッチ
回路２１−１、２１−２、２１−３、２１−４に順次ラ
ッチされる。先頭の画素データがラッチ回路２１−４に
ラッチされた時、加算回路２１−１と２１−２はそれぞ
れ２つのデ−タ同士の加算を開始する。それぞれの加算
回路は第１図に示すような少ないビット数の内部加算器
とラッチ回路の多段構成となっており、制御クロックが
入力される毎に内部での加算処理が進む。この加算処理
の進みと同期してラッチ回路列２１−１〜２１−４では
順次画素デ−タがシフトするので数クロックの遅れのの
ちにはラッチ回路２２−１と２２−２にはそれぞれの加
算結果が順次ラッチされる。ラッチ回路２２−１と２２
−２に接続された加算回路２３も第１図に示すような多
段構成となっている。したがって、更に数クロックの遅
れののちにはラッチ回路２４には連続する４個のデータ
の加算結果が順次ラッチされ、つまり移動平均の演算が
行なわれる。図の例ではではラッチ回路２４にラッチさ
れた加算結果は、割算器２５で１／４にされ、画像表示
装置２６に表示される。通常、画像表示装置に要求され
るデータは２０ＭＨｚ／画素である。従って、移動平均
のための加算速度も同程度以上要求される。本実施例で
は、加算結果は同期クロックに対して、数クロック遅れ
るものの、最後の結果は個々の加算回路を構成する少な
いビット数の加算器の加算速度に応じた周期で高速に連
続して得る事が出来るので、深さ方向ビット数の多い、
つまり高階調度の画像データの移動平均画像を問題なく
表示することができる。
【００１２】図３は、本発明を超音波診断装置の受波整
相部に使用した実施例を示す。アレイ型超音波センサを
用いた超音波診断装置では、多数のセンサ素子から得る
の多数チャンネルの受信信号にそれぞれ遅延を与えて加
算する事により所望の位置もしく方位に集束する受波指
向性を得る。本実施例では超音波受信回路３０で増幅さ
れた複数チャンネルの受信信号はＡ／Ｄ変換器群３１で
並列に高速でＡ／Ｄ変換される。図では省略した信号保
持手段で各チャンネル毎に適宜の遅延を受けた受信デー
タはツリー状に多段接続された加算回路群３２−１…３
２−４、３３−１、３３−２、３４で加算される。これ
らの加算回路は図１に示すように少ないビット数の内部
加算器とラッチ回路の多段構成となっており、Ａ／Ｄ変
換器群３１に与えるのと同じ制御クロックにより制御さ
れて連続的に加算結果を得る。この加算結果は画像処理
部３５で必要な処理を受けた後、表示装置に与えられ、
超音波画像の表示が行なわれる。実際にはチャンネル数
は６４チャンネル程度に及び、Ａ／Ｄ変換器は１０ビッ
ト２０ＭＨｚ以上の変換速度である。従って、加算速度
も同程度以上要求される。ここでも、加算結果は同期ク
ロックに対して、複数クロック遅れるものの、少ないビ
ット数、つまり高速の内部加算器とラッチ回路の多段構
成の採用により、最後の結果が高速に連続して出力され
るのでリアルタイム性を実質的に損なうことなく超音波
画像を表示することができる。
相部に使用した実施例を示す。アレイ型超音波センサを
用いた超音波診断装置では、多数のセンサ素子から得る
の多数チャンネルの受信信号にそれぞれ遅延を与えて加
算する事により所望の位置もしく方位に集束する受波指
向性を得る。本実施例では超音波受信回路３０で増幅さ
れた複数チャンネルの受信信号はＡ／Ｄ変換器群３１で
並列に高速でＡ／Ｄ変換される。図では省略した信号保
持手段で各チャンネル毎に適宜の遅延を受けた受信デー
タはツリー状に多段接続された加算回路群３２−１…３
２−４、３３−１、３３−２、３４で加算される。これ
らの加算回路は図１に示すように少ないビット数の内部
加算器とラッチ回路の多段構成となっており、Ａ／Ｄ変
換器群３１に与えるのと同じ制御クロックにより制御さ
れて連続的に加算結果を得る。この加算結果は画像処理
部３５で必要な処理を受けた後、表示装置に与えられ、
超音波画像の表示が行なわれる。実際にはチャンネル数
は６４チャンネル程度に及び、Ａ／Ｄ変換器は１０ビッ
ト２０ＭＨｚ以上の変換速度である。従って、加算速度
も同程度以上要求される。ここでも、加算結果は同期ク
ロックに対して、複数クロック遅れるものの、少ないビ
ット数、つまり高速の内部加算器とラッチ回路の多段構
成の採用により、最後の結果が高速に連続して出力され
るのでリアルタイム性を実質的に損なうことなく超音波
画像を表示することができる。
【００１３】また超音波診断装置では、２．５ＭＨｚ〜
２０ＭＨｚ程度の超音波信号を目的に応じて適宜使用す
る。超音波の周波数に応じたＡ／Ｄの変換速度が要求さ
れ、従って、加算部分も異なった演算速度を選択できる
構成とするのが好ましい。これを実現するには、図１に
例示するような加算回路の各内部加算器のビット数を変
更すればよい。そこで、内部にメモリを持ち、必要に応
じて内部回路を変更可能としたプログラマブル・ゲ−ト
アレイにより図１に示すような加算回路を形成すればこ
のようなビット数の変更による演算速度の変更が可能に
なる。例えば、米国ザイリンクス（ＸＩＬＩＮＸ）社製
のプログラマブル・ゲ−トアレイ ファミリＸＣ３０
００等を用いれば良い。
２０ＭＨｚ程度の超音波信号を目的に応じて適宜使用す
る。超音波の周波数に応じたＡ／Ｄの変換速度が要求さ
れ、従って、加算部分も異なった演算速度を選択できる
構成とするのが好ましい。これを実現するには、図１に
例示するような加算回路の各内部加算器のビット数を変
更すればよい。そこで、内部にメモリを持ち、必要に応
じて内部回路を変更可能としたプログラマブル・ゲ−ト
アレイにより図１に示すような加算回路を形成すればこ
のようなビット数の変更による演算速度の変更が可能に
なる。例えば、米国ザイリンクス（ＸＩＬＩＮＸ）社製
のプログラマブル・ゲ−トアレイ ファミリＸＣ３０
００等を用いれば良い。
【００１４】
【発明の効果】本発明によれば、複数ビットのデ−タで
構成された演算器において、演算結果が高速に連続して
得られ、ビット数の多い演算器が容易に構成できる効果
がある。さらに、画像処理装置や超音波診断装置に適し
た加算器が容易に構成できる効果がある。また扱う周波
数に応じて内部演算器の、ビット数を変更し高速化が可
能と同じに、全処理時間を短縮することが可能になり周
波数の異なった信号を扱う、処理系において特に効果が
ある。
構成された演算器において、演算結果が高速に連続して
得られ、ビット数の多い演算器が容易に構成できる効果
がある。さらに、画像処理装置や超音波診断装置に適し
た加算器が容易に構成できる効果がある。また扱う周波
数に応じて内部演算器の、ビット数を変更し高速化が可
能と同じに、全処理時間を短縮することが可能になり周
波数の異なった信号を扱う、処理系において特に効果が
ある。
【図１】本発明の一実施例の回路図である。
【図２】本発明の応用例のブロック構成図である。
【図３】本発明の別の応用例のブロック構成図である。
２０：画像メモリ、 ２５：割算器、 ２６：画像
表示装置、 ３０：超音波送受信回路、 ３５：画
像処理部、 ３６：表示装置
表示装置、 ３０：超音波送受信回路、 ３５：画
像処理部、 ３６：表示装置
Claims (6)
- 【請求項１】複数ビットの入力デ−タ同士の加算演算を
行う半導体集積回路加算器において、前記入力デ−タの
ビット数よりも小さい複数個の内部加算器と複数個のラ
ッチとが多段接続されて構成される事を特徴とするパイ
プライン制御方法を使用した加算器。 - 【請求項２】複数ビットの入力デ−タ同士の加算演算を
行う半導体集積回路加算器において、前記入力デ−タの
ビット数よりも小さい複数個の内部加算器と複数個のラ
ッチとが多段接続されて構成され、各内部加算器の演算
時間とラッチの段数の積で決まる遅れ時間が最小になる
ようにした事を特徴とするパイプライン制御方法を使用
した加算器。 - 【請求項３】複数ビットの入力デ−タの演算を行う半導
体集積回路演算器において、前記入力デ−タのビット数
よりも小さい複数個の内部演算器と複数個のラッチとが
多段接続されて構成される事を特徴とするパイプライン
制御方法を使用した演算器。 - 【請求項４】それぞれ複数ビットの一連の画像デ−タ同
士の加算演算を行う加算部を有する画像処理装置におい
て、前記加算部は前記画像デ−タのビット数よりも小さ
い複数個の内部加算器と複数個のラッチとが多段接続さ
れててなる加算回路で構成される事を特徴とする画像処
理装置。 - 【請求項５】それぞれ複数ビットの複数チャンネルの受
信信号デ−タ同士の加算演算を行って表示デ−タを得る
加算部を有する超音波診断装置において、前記加算部は
前記受信信号デ−タのビット数よりも小さい複数個の内
部加算器と複数個のラッチとが多段接続されてなる加算
回路で構成されることを特徴とする超音波診断装置。 - 【請求項６】複数ビットの入力デ−タの演算を行う半導
体集積回路演算器において、前記入力デ−タのビット数
よりも小さい複数個の内部演算器と複数個のラッチとが
多段接続され、要求される演算速度に応じて前記内部演
算器のビット数を、外部からの制御により変更可能とし
た事を特徴とするパイプライン制御方法を使用した演算
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3006217A JPH04238533A (ja) | 1991-01-23 | 1991-01-23 | パイプライン制御方法を使用した演算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3006217A JPH04238533A (ja) | 1991-01-23 | 1991-01-23 | パイプライン制御方法を使用した演算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04238533A true JPH04238533A (ja) | 1992-08-26 |
Family
ID=11632355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3006217A Pending JPH04238533A (ja) | 1991-01-23 | 1991-01-23 | パイプライン制御方法を使用した演算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04238533A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008142750A1 (ja) * | 2007-05-17 | 2008-11-27 | Fujitsu Limited | 演算ユニット、プロセッサ及びプロセッサアーキテクチャ |
-
1991
- 1991-01-23 JP JP3006217A patent/JPH04238533A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008142750A1 (ja) * | 2007-05-17 | 2008-11-27 | Fujitsu Limited | 演算ユニット、プロセッサ及びプロセッサアーキテクチャ |
| US8281113B2 (en) | 2007-05-17 | 2012-10-02 | Fujitsu Limited | Processor having ALU with dynamically transparent pipeline stages |
| JP5126226B2 (ja) * | 2007-05-17 | 2013-01-23 | 富士通株式会社 | 演算ユニット、プロセッサ及びプロセッサアーキテクチャ |
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