JPH04233051A - キャッシュシステム - Google Patents
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- JPH04233051A JPH04233051A JP3170562A JP17056291A JPH04233051A JP H04233051 A JPH04233051 A JP H04233051A JP 3170562 A JP3170562 A JP 3170562A JP 17056291 A JP17056291 A JP 17056291A JP H04233051 A JPH04233051 A JP H04233051A
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Links
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/12—Replacement control
- G06F12/121—Replacement control using replacement algorithms
- G06F12/123—Replacement control using replacement algorithms with age lists, e.g. queue, most recently used [MRU] list or least recently used [LRU] list
-
- G—PHYSICS
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- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0815—Cache consistency protocols
- G06F12/0831—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Debugging And Monitoring (AREA)
- Transition And Organic Metals Composition Catalysts For Addition Polymerization (AREA)
- Materials For Medical Uses (AREA)
- Polymers With Sulfur, Phosphorus Or Metals In The Main Chain (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、コンピュータシステム
に用いられるキャッシュメモリシステムに関し、特に新
規な項目がキャッシュメモリシステムに追加されなけば
ならない時に入れ換えられるキャッシュシステムに関す
る。
に用いられるキャッシュメモリシステムに関し、特に新
規な項目がキャッシュメモリシステムに追加されなけば
ならない時に入れ換えられるキャッシュシステムに関す
る。
【０００２】
【従来の技術】パーソナルコンピュータは、次第に強力
になっている。これらのシステムの性能は、最高である
が、常により強力な性能が要求されている。この結果、
絶えずより高速の部品がコンピュータシステムに使用さ
れる。コンピュータシステムの要となる部品、即ちマイ
クロプロセッサの開発速度は、マイクロプロセッサと共
に動作するメモリ装置の開発速度より先んじている。非
常に高速のメモリ装置を使用できても、マイクロプロセ
ッサのサイクル時間が全く遅いと、マイクロプロセッサ
の操作を遅くしなければならず、従ってシステムの性能
が低下する。従って、高速のメモリ装置でコンピュータ
システムの全部の主メモリを構成することは、費用の点
で通常望めない。従って、性能は経済性の問題をもろに
受ける。
になっている。これらのシステムの性能は、最高である
が、常により強力な性能が要求されている。この結果、
絶えずより高速の部品がコンピュータシステムに使用さ
れる。コンピュータシステムの要となる部品、即ちマイ
クロプロセッサの開発速度は、マイクロプロセッサと共
に動作するメモリ装置の開発速度より先んじている。非
常に高速のメモリ装置を使用できても、マイクロプロセ
ッサのサイクル時間が全く遅いと、マイクロプロセッサ
の操作を遅くしなければならず、従ってシステムの性能
が低下する。従って、高速のメモリ装置でコンピュータ
システムの全部の主メモリを構成することは、費用の点
で通常望めない。従って、性能は経済性の問題をもろに
受ける。
【０００３】この相いれない問題を解決する１つの歩み
寄りはキャッシュメモリシステムを使用することである
。キャッシュメモリシステムにおいては、少容量の高速
メモリが大容量の低速メモリと関連して使用される。 低速メモリが主システムメモリを形成し、一方少容量の
高速メモリが低速主メモリのデータの部分を含む。キャ
ッシュメモリは、統計に基づく見込みで、データが間も
なく再使用できる最小の使用済みデータを通常含んでい
る。従って、データは、低速主メモリをアクセスした時
に展開する遅延状態を起こさないで、高速キャッシュメ
モリから直接得られる。
寄りはキャッシュメモリシステムを使用することである
。キャッシュメモリシステムにおいては、少容量の高速
メモリが大容量の低速メモリと関連して使用される。 低速メモリが主システムメモリを形成し、一方少容量の
高速メモリが低速主メモリのデータの部分を含む。キャ
ッシュメモリは、統計に基づく見込みで、データが間も
なく再使用できる最小の使用済みデータを通常含んでい
る。従って、データは、低速主メモリをアクセスした時
に展開する遅延状態を起こさないで、高速キャッシュメ
モリから直接得られる。
【０００４】しかし、キャッシュメモリは、主メモリよ
り相当少容量で、幾つかの置換処置が必要である。幾つ
かのデータは、新規データを記憶できるようにキャッシ
ュメモリから取り出さなければならない。最も広範囲に
好ましい技術は、最近最小使用（ＬＲＵ）技術である。 この歩み寄りにおいては、一連の位置の最近最小使用デ
ータがキャッシュに書込まれ、従って最小データが使用
できる状態を維持する。これは、望ましいゴールである
が、実際、ある場合導入することが困難である。セット
アソシアティブキャッシュ仕様の種々の方法に依存して
、真性ＬＲＵの形成に要求されるメモリのビット数は全
く多い。十分な情報は、キャッシュのセット毎にＬＲＵ
ウエイのトラック（軌跡）を保持するために保持されな
ければならない。更に、ＬＲＵ情報を展開する合計時間
はどのサイクルも遅延させてはならず、そうでなければ
いずれかの性能に影響し、或はコストが上昇する。
り相当少容量で、幾つかの置換処置が必要である。幾つ
かのデータは、新規データを記憶できるようにキャッシ
ュメモリから取り出さなければならない。最も広範囲に
好ましい技術は、最近最小使用（ＬＲＵ）技術である。 この歩み寄りにおいては、一連の位置の最近最小使用デ
ータがキャッシュに書込まれ、従って最小データが使用
できる状態を維持する。これは、望ましいゴールである
が、実際、ある場合導入することが困難である。セット
アソシアティブキャッシュ仕様の種々の方法に依存して
、真性ＬＲＵの形成に要求されるメモリのビット数は全
く多い。十分な情報は、キャッシュのセット毎にＬＲＵ
ウエイのトラック（軌跡）を保持するために保持されな
ければならない。更に、ＬＲＵ情報を展開する合計時間
はどのサイクルも遅延させてはならず、そうでなければ
いずれかの性能に影響し、或はコストが上昇する。
【０００５】
【発明が解決しようする課題】これら問題の幾つかを解
決するために、シュードＬＲＵ技術が開発された。シュ
ードＬＲＵ技術の一例は、４ウエイセットアソシアティ
ブキャッシュアーキテクチャを使用したインテル社のｉ
４８６マイクロプロセッサである。３ビットは、まずウ
エイのどの半分が最近最小使用であったかを決定し、そ
の後その半分における２ウエイのどれが最近最小使用で
あったかを決定するために、設けられる。これは、読出
ヒットに基づく序列を特定のウエイに好ましく入れ換え
ることを考慮しないのでシュードＬＲＵ技術である。第
１の半分における最近最小使用ウエイにとっては、もし
、第１半分における最近最大使用ウエイが絶えず割り込
みの読出ヒットに基づくならば、第２半分の両ウエイよ
り長い期間未使用に留まることが可能である。従って、
かなりの失効データが存在できて、キャッシュシステム
の性能を低下させる。
決するために、シュードＬＲＵ技術が開発された。シュ
ードＬＲＵ技術の一例は、４ウエイセットアソシアティ
ブキャッシュアーキテクチャを使用したインテル社のｉ
４８６マイクロプロセッサである。３ビットは、まずウ
エイのどの半分が最近最小使用であったかを決定し、そ
の後その半分における２ウエイのどれが最近最小使用で
あったかを決定するために、設けられる。これは、読出
ヒットに基づく序列を特定のウエイに好ましく入れ換え
ることを考慮しないのでシュードＬＲＵ技術である。第
１の半分における最近最小使用ウエイにとっては、もし
、第１半分における最近最大使用ウエイが絶えず割り込
みの読出ヒットに基づくならば、第２半分の両ウエイよ
り長い期間未使用に留まることが可能である。従って、
かなりの失効データが存在できて、キャッシュシステム
の性能を低下させる。
【０００６】シュードＬＲＵ技術を用いる主な理由は、
ＬＲＵ状態情報に要求されるより少容量のメモリとロジ
ックの単純性である。設計者は、システムの複雑さと性
能損失との間で妥協しなければならず、そこで多くの場
合シュードＬＲＵ技術が使用された。しかし、シュード
ＬＲＵ技術は、全体のキャッシュ容量がより小さくなり
、ウエイの数が増加しているので、最適とは言われなく
なって来ている。従って、真性ＬＲＵ技術がより重要と
なり、そうでなければ多数の性能損失が発生する。
ＬＲＵ状態情報に要求されるより少容量のメモリとロジ
ックの単純性である。設計者は、システムの複雑さと性
能損失との間で妥協しなければならず、そこで多くの場
合シュードＬＲＵ技術が使用された。しかし、シュード
ＬＲＵ技術は、全体のキャッシュ容量がより小さくなり
、ウエイの数が増加しているので、最適とは言われなく
なって来ている。従って、真性ＬＲＵ技術がより重要と
なり、そうでなければ多数の性能損失が発生する。
【０００７】
【課題を解決するための手段】本発明は、ＬＲＵ状態情
報のために大規模のメモリを使用せず、極めて複雑なロ
ジックを使用しないで、真性ＬＲＵ技術が使用できる。 ４ウエイセットアソシアティブキャッシュが使用でき、
６ビットがＬＲＵ、ＬＲＵ＋１及びＭＲＵウエイの指示
を記憶するために使用され、ＭＲＵ−１ウエイがこれら
の値から決定できる。割り込みヒット操作の効果が完全
に理解され、補償がなされる。スヌープ操作が発生して
いる時には、スヌープ位置が最近最小使用を考慮して、
第１半分が置換されるので、操作は逆に作業する。スヌ
ープ操作は、プロセッサ以外のバスマスタがメモリをア
クセスし、キャッシュコントローラがバスマスタの操作
を監視している時に発生する。通常、バスマスタ書込の
みは、キャッシュデータがこれらの場合無効となるので
、重要である。
報のために大規模のメモリを使用せず、極めて複雑なロ
ジックを使用しないで、真性ＬＲＵ技術が使用できる。 ４ウエイセットアソシアティブキャッシュが使用でき、
６ビットがＬＲＵ、ＬＲＵ＋１及びＭＲＵウエイの指示
を記憶するために使用され、ＭＲＵ−１ウエイがこれら
の値から決定できる。割り込みヒット操作の効果が完全
に理解され、補償がなされる。スヌープ操作が発生して
いる時には、スヌープ位置が最近最小使用を考慮して、
第１半分が置換されるので、操作は逆に作業する。スヌ
ープ操作は、プロセッサ以外のバスマスタがメモリをア
クセスし、キャッシュコントローラがバスマスタの操作
を監視している時に発生する。通常、バスマスタ書込の
みは、キャッシュデータがこれらの場合無効となるので
、重要である。
【０００８】キャッシュにおける各セット毎の６ＬＲＵ
ビットは、６ビット幅のＲＡＭに書込まれる。各メモリ
操作中に、現行値がＬＲＵＲＡＭによって形成される。 もし、プロセッサ操作キャッシュヒットが発生したなら
ば、特定のウエイがＭＲＵウエイを作り、このウエイが
ＬＲＵ、ＬＲＵ＋１或はＭＲＵウエイであったかの指示
を形成する。これら指示を用いて、ＬＲＵ値が入れ替わ
って、ウエイのエージング順序を参照した最適時間を指
示する。もし、プロセッサキャッシュ読出ミス操作が発
生したならば、ＬＲＵウエイは読出されるデータを受信
して、ＭＲＵとして指定し、残りのウエイが好ましく入
れ換えられる。もし、スヌープキャッシュが発生したな
らば、特定のウエイがＬＲＵウエイを作り、ウエイがＬ
ＲＵ、ＬＲＵ＋１或はＭＲＵウエイであったかの指示を
伴って、残りのウエイが好ましく入れ換えられる。
ビットは、６ビット幅のＲＡＭに書込まれる。各メモリ
操作中に、現行値がＬＲＵＲＡＭによって形成される。 もし、プロセッサ操作キャッシュヒットが発生したなら
ば、特定のウエイがＭＲＵウエイを作り、このウエイが
ＬＲＵ、ＬＲＵ＋１或はＭＲＵウエイであったかの指示
を形成する。これら指示を用いて、ＬＲＵ値が入れ替わ
って、ウエイのエージング順序を参照した最適時間を指
示する。もし、プロセッサキャッシュ読出ミス操作が発
生したならば、ＬＲＵウエイは読出されるデータを受信
して、ＭＲＵとして指定し、残りのウエイが好ましく入
れ換えられる。もし、スヌープキャッシュが発生したな
らば、特定のウエイがＬＲＵウエイを作り、ウエイがＬ
ＲＵ、ＬＲＵ＋１或はＭＲＵウエイであったかの指示を
伴って、残りのウエイが好ましく入れ換えられる。
【０００９】ＬＲＵ情報は、得られ、各メモリサイクル
を再計算させるが、ヒット或はプロセッサ読出キャッシ
ュミスが発生した時のみ書込まれる。
を再計算させるが、ヒット或はプロセッサ読出キャッシ
ュミスが発生した時のみ書込まれる。
【００１０】
【実施例】本発明の良好な理解は、添付図面を参照して
以下の詳細な説明を読んだときに展開できる。
以下の詳細な説明を読んだときに展開できる。
【００１１】図１を参照すると、コンピュータシステム
Ｃが示される。このコンピュータシステムＣは、好まし
くはインテル社の８０３８６ＳＸであるプロセッサ２０
を備える。プロセッサ２０には、プロセッサアドレスバ
スＰＡ、プロセッサデータバスＰＤ及びプロセッサ制御
バスＰＣ等の３種のバス、好ましくはインテル社の８０
３８７ＳＸである数値演算コプロセッサ２２及びキャッ
シュシステム２４が接続される。キャッシュシステム２
４は、本発明による最近最小使用（ＬＲＵ）技術と協働
する。これらプロセッサアドレスバスＰＡ、プロセッサ
データバスＰＤ及びプロセッサ制御バスＰＣをコンピュ
ータＣの他の部分と結合するために、一連のバッファ２
６が使用される。例えば、バッファ２６がメモリデータ
バスＭＤ、外部アドレスバスＸＡ及び外部データバスＸ
Ｄを含む外部バス、及びシステム制御バスＳＣ、システ
ムデータバスＳＤ及びシステムアドレスバスＬＡ及びＳ
Ａを含むシステムバスに接続される。メモリ及びバスコ
ントローラ２８は、システム制御バスＳＣ及びシステム
アドレスバスＬＡ及びＳＡと同様に、プロセッサアドレ
スバスＰＡ及びプロセッサ制御バスＰＣに接続される。 また、メモリ及びバスコントローラ２８は、プロセッサ
２０で形成される制御信号及びアドレス情報をシステム
バスに用いる信号に変換するために、応答する。更に、
メモリ及びバスコントローラ２８は、システムのどこか
に存在する種々の装置、通常他のバスマスタからの制御
信号及びアドレス信号を、もし適切ならばプロセッサバ
スＰＣ及びＰＡに転送する。追加的に、メモリ及びバス
コントローラ２８は、メモリ３０にメモリ制御及びアド
レス情報を提供する。外部アドレスバスＸＡ、外部デー
タバスＸＤ及びシステム制御バスＳＣには、直接メモリ
アクセス（ＤＭＡ）システム、割り込みコントローラ及
び種々のタイマーを内蔵したモジュール３２が接続され
る。これらＸＡ、ＸＤ及びＳＣには読出メモリ（ＲＯＭ
）３４も接続される。ＲＯＭ３４は、コンピュータシス
テムＣの基本操作命令を含む。更に、ＸＡ、ＸＤ及びＳ
Ｃには、キーボード３８、マウス或は他の指示装置４０
からのキーボード入力をプロセッサ２０に供給するため
に、プロセッサ２０とインターフェースする、代表的に
８０４２マイクロコントローラのキーボードコントロー
ラ３６が接続される。コンピュータＣ用には、合同回路
４２が並列、直列及びハードディスク制御機能を提供す
る。それゆえ、この合同回路４２には、並列ポート４４
、直列ポート４６及びハードディスクユニット４８が接
続される。また、合同回路４２は、ＸＡ、ＸＤ及びＳＣ
バスを介してプロセッサ２０と通信する。同様に、ＸＡ
、ＸＤ及びＳＣバスを経由して、フロッピーディスクコ
ントローラ５０も接続されて、フロッピーディスクユニ
ット５２が制御できる。
Ｃが示される。このコンピュータシステムＣは、好まし
くはインテル社の８０３８６ＳＸであるプロセッサ２０
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スＰＡ、プロセッサデータバスＰＤ及びプロセッサ制御
バスＰＣ等の３種のバス、好ましくはインテル社の８０
３８７ＳＸである数値演算コプロセッサ２２及びキャッ
シュシステム２４が接続される。キャッシュシステム２
４は、本発明による最近最小使用（ＬＲＵ）技術と協働
する。これらプロセッサアドレスバスＰＡ、プロセッサ
データバスＰＤ及びプロセッサ制御バスＰＣをコンピュ
ータＣの他の部分と結合するために、一連のバッファ２
６が使用される。例えば、バッファ２６がメモリデータ
バスＭＤ、外部アドレスバスＸＡ及び外部データバスＸ
Ｄを含む外部バス、及びシステム制御バスＳＣ、システ
ムデータバスＳＤ及びシステムアドレスバスＬＡ及びＳ
Ａを含むシステムバスに接続される。メモリ及びバスコ
ントローラ２８は、システム制御バスＳＣ及びシステム
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スバスＰＡ及びプロセッサ制御バスＰＣに接続される。 また、メモリ及びバスコントローラ２８は、プロセッサ
２０で形成される制御信号及びアドレス情報をシステム
バスに用いる信号に変換するために、応答する。更に、
メモリ及びバスコントローラ２８は、システムのどこか
に存在する種々の装置、通常他のバスマスタからの制御
信号及びアドレス信号を、もし適切ならばプロセッサバ
スＰＣ及びＰＡに転送する。追加的に、メモリ及びバス
コントローラ２８は、メモリ３０にメモリ制御及びアド
レス情報を提供する。外部アドレスバスＸＡ、外部デー
タバスＸＤ及びシステム制御バスＳＣには、直接メモリ
アクセス（ＤＭＡ）システム、割り込みコントローラ及
び種々のタイマーを内蔵したモジュール３２が接続され
る。これらＸＡ、ＸＤ及びＳＣには読出メモリ（ＲＯＭ
）３４も接続される。ＲＯＭ３４は、コンピュータシス
テムＣの基本操作命令を含む。更に、ＸＡ、ＸＤ及びＳ
Ｃには、キーボード３８、マウス或は他の指示装置４０
からのキーボード入力をプロセッサ２０に供給するため
に、プロセッサ２０とインターフェースする、代表的に
８０４２マイクロコントローラのキーボードコントロー
ラ３６が接続される。コンピュータＣ用には、合同回路
４２が並列、直列及びハードディスク制御機能を提供す
る。それゆえ、この合同回路４２には、並列ポート４４
、直列ポート４６及びハードディスクユニット４８が接
続される。また、合同回路４２は、ＸＡ、ＸＤ及びＳＣ
バスを介してプロセッサ２０と通信する。同様に、ＸＡ
、ＸＤ及びＳＣバスを経由して、フロッピーディスクコ
ントローラ５０も接続されて、フロッピーディスクユニ
ット５２が制御できる。
【００１２】コンピュータＣのビデオ出力は、ＸＡ、Ｌ
Ａ、ＳＡ、ＳＤ及びＳＣバスに結合し、モニター５６と
接続するＶＧＡコントローラ５４を好ましく含む。勿論
、システムバスＬＡ、ＳＡ、ＳＤ及びＳＣには、一連の
スロット５８が接続されて、要望の回路基板を抜き差し
できる。これら抜き差し回路基板は、コンピュータＣの
個性化に用いられる追加機能或はバスマスタ装置を提供
する。バスマスタがスロット５８の１つに配置され、或
はＤＭＡが動作している時には、プロセッサ２０がホー
ルド状態にあり、バスマスタからのデータがバッファ２
６を通して、プロセッサバスＰＡ、ＰＤ及びＰＣに乗っ
てバスコントローラ２８内のメモリに供給されることが
注目される。従って、１つのマスタ装置のみが所定時間
コンピュータシステムＣ内で動作される。
Ａ、ＳＡ、ＳＤ及びＳＣバスに結合し、モニター５６と
接続するＶＧＡコントローラ５４を好ましく含む。勿論
、システムバスＬＡ、ＳＡ、ＳＤ及びＳＣには、一連の
スロット５８が接続されて、要望の回路基板を抜き差し
できる。これら抜き差し回路基板は、コンピュータＣの
個性化に用いられる追加機能或はバスマスタ装置を提供
する。バスマスタがスロット５８の１つに配置され、或
はＤＭＡが動作している時には、プロセッサ２０がホー
ルド状態にあり、バスマスタからのデータがバッファ２
６を通して、プロセッサバスＰＡ、ＰＤ及びＰＣに乗っ
てバスコントローラ２８内のメモリに供給されることが
注目される。従って、１つのマスタ装置のみが所定時間
コンピュータシステムＣ内で動作される。
【００１３】図２には、キャッシュシステム２４が詳細
に示される。キャッシュシステム２４の好ましい実施例
は、合計４Ｋバイトのメモリを持つ４ウエイセットアソ
シアティブキャッシュである。この結果、キャッシュシ
ステム２４は、４バンクのデータＲＡＭ１００Ａ、１０
０Ｂ、１００Ｃ及び１００Ｄを含み、これらを総称して
データＲＡＭ１００とする。各データＲＡＭ１００Ａ〜
１００Ｄは、好ましくは１６ビットの幅を持ち、入出力
データポートが別々に設けられる。プロセッサアドレス
バスＰＡの９〜１ビット目は、データＲＡＭ１００のア
ドレス入力に供給される。データをデータＲＡＭ１００
に書込む必要がある時には、タイミング及び制御ロジッ
クモジュール１０２からデータ書込イネーブル（信号Ｄ
ＷＥ）がデータＲＡＭ１００に供給される。
に示される。キャッシュシステム２４の好ましい実施例
は、合計４Ｋバイトのメモリを持つ４ウエイセットアソ
シアティブキャッシュである。この結果、キャッシュシ
ステム２４は、４バンクのデータＲＡＭ１００Ａ、１０
０Ｂ、１００Ｃ及び１００Ｄを含み、これらを総称して
データＲＡＭ１００とする。各データＲＡＭ１００Ａ〜
１００Ｄは、好ましくは１６ビットの幅を持ち、入出力
データポートが別々に設けられる。プロセッサアドレス
バスＰＡの９〜１ビット目は、データＲＡＭ１００のア
ドレス入力に供給される。データをデータＲＡＭ１００
に書込む必要がある時には、タイミング及び制御ロジッ
クモジュール１０２からデータ書込イネーブル（信号Ｄ
ＷＥ）がデータＲＡＭ１００に供給される。
【００１４】更に、タイミング及び制御ロジックモジュ
ール１０２によって、データ上位バイトＤＨ及びデータ
下位バイトＤＬが供給されて、データワードのどのバイ
トが供給即ち記憶されるかを選択する。データＲＡＭ１
００Ａ〜１００Ｄの、キャッシュシステム２４のウエイ
に対応する各バンクには、個別のチップ選択信号ＤＲＡ
ＭＣＳが供給される。ウエイ即ちバンク３〜０毎のＤＲ
ＡＭＣＳ＜３〜０＞信号は、タイミング及び制御ロジッ
ク１０２によって供給され、従って特定のウエイの個別
の動作を許容する。データＲＡＭ１００のデータ出力は
、ルートがタイミング及び制御ロジック１０２からの信
号で制御される１６ビット幅の４対１マルチプレクサ１
０４に供給される。マルチプレクサ１０４の出力は、出
力がプロセッサデータバスＰＤに接続される１６ビット
幅のトライステートバッファ１０６に供給される。この
バッファ１０６の出力制御はタイミング及び制御ロジッ
ク１０２によって形成される。勿論、プロセッサデータ
バスＰＤは、出力がデータＲＡＭ１００のデータ入力Ｄ
に接続される１６ビット幅のバッファ１０８に接続され
る。
ール１０２によって、データ上位バイトＤＨ及びデータ
下位バイトＤＬが供給されて、データワードのどのバイ
トが供給即ち記憶されるかを選択する。データＲＡＭ１
００Ａ〜１００Ｄの、キャッシュシステム２４のウエイ
に対応する各バンクには、個別のチップ選択信号ＤＲＡ
ＭＣＳが供給される。ウエイ即ちバンク３〜０毎のＤＲ
ＡＭＣＳ＜３〜０＞信号は、タイミング及び制御ロジッ
ク１０２によって供給され、従って特定のウエイの個別
の動作を許容する。データＲＡＭ１００のデータ出力は
、ルートがタイミング及び制御ロジック１０２からの信
号で制御される１６ビット幅の４対１マルチプレクサ１
０４に供給される。マルチプレクサ１０４の出力は、出
力がプロセッサデータバスＰＤに接続される１６ビット
幅のトライステートバッファ１０６に供給される。この
バッファ１０６の出力制御はタイミング及び制御ロジッ
ク１０２によって形成される。勿論、プロセッサデータ
バスＰＤは、出力がデータＲＡＭ１００のデータ入力Ｄ
に接続される１６ビット幅のバッファ１０８に接続され
る。
【００１５】キャッシュシステム２４は、データ記憶に
加えて、データＲＡＭ１００における位置で記憶された
特定のデータ値と関連したタグ即ち上部アドレス値及び
ライン有効ビットを含む一連のＲＡＭを含んでいる。好
ましいタグ値は、上位１４ビットのアドレスであり、ラ
イン用の２バイト、セット用の８ライン及び６４セット
がキャッシュ構成パラメータの値である。これは、４ウ
エイセットアソシアティブキャッシュシステムで好まし
いので、４つの個別バンクのタグＲＡＭ１１０、個別に
参照すると１１０Ａ、１１０Ｂ、１１０Ｃ及び１１０Ｄ
がある。タグＲＡＭ１１０は、好ましくは、プロセッサ
アドレスビット２３〜１０及び８つのライン有効ビット
＜７〜０＞を記憶する２２ビット幅である。プロセッサ
アドレスビット＜９〜４＞は、アドレス目的でタグＲＡ
Ｍ１１０の入力をアドレスするために形成される。書込
イネーブル信号ＴＡＧＷＥは、タイミング及び制御ロジ
ック１０２から供給されるが、４つの信号ＴＡＧＣＳ＜
３〜０＞は、タグＲＡＭ１１０Ａ〜１１０Ｄのチップ選
択入力に接続される。この方法において、タイミング及
び制御ロジック１０２は、データがタグＲＡＭ１１０に
書込まれる時を決定でき、タグＲＡＭ１１０から得られ
る。
加えて、データＲＡＭ１００における位置で記憶された
特定のデータ値と関連したタグ即ち上部アドレス値及び
ライン有効ビットを含む一連のＲＡＭを含んでいる。好
ましいタグ値は、上位１４ビットのアドレスであり、ラ
イン用の２バイト、セット用の８ライン及び６４セット
がキャッシュ構成パラメータの値である。これは、４ウ
エイセットアソシアティブキャッシュシステムで好まし
いので、４つの個別バンクのタグＲＡＭ１１０、個別に
参照すると１１０Ａ、１１０Ｂ、１１０Ｃ及び１１０Ｄ
がある。タグＲＡＭ１１０は、好ましくは、プロセッサ
アドレスビット２３〜１０及び８つのライン有効ビット
＜７〜０＞を記憶する２２ビット幅である。プロセッサ
アドレスビット＜９〜４＞は、アドレス目的でタグＲＡ
Ｍ１１０の入力をアドレスするために形成される。書込
イネーブル信号ＴＡＧＷＥは、タイミング及び制御ロジ
ック１０２から供給されるが、４つの信号ＴＡＧＣＳ＜
３〜０＞は、タグＲＡＭ１１０Ａ〜１１０Ｄのチップ選
択入力に接続される。この方法において、タイミング及
び制御ロジック１０２は、データがタグＲＡＭ１１０に
書込まれる時を決定でき、タグＲＡＭ１１０から得られ
る。
【００１６】４つのタグＲＡＭ１１０Ａ〜１１０Ｄから
の出力は、比較器１１２に供給される。勿論、比較器１
１２には、プロセッサアドレスライン２３〜１０及び３
〜１が供給されて、プロセッサアドレスバスＰＡ上でア
サートされる特定のアドレスがキャッシュシステム２４
に存在するか否かの決定がなされる。勿論、種々の制御
信号は、タイミング及び制御ロジック１０２から比較器
１１２に供給される。タグＲＡＭ１１０Ａ〜１１０Ｄの
各バンクからの２２ビットデータは、比較器１１２に供
給されて、タグアドレス及びライン有効の検査のために
、プロセッサアドレス信号２３〜１０及び３〜１と共に
使用される。
の出力は、比較器１１２に供給される。勿論、比較器１
１２には、プロセッサアドレスライン２３〜１０及び３
〜１が供給されて、プロセッサアドレスバスＰＡ上でア
サートされる特定のアドレスがキャッシュシステム２４
に存在するか否かの決定がなされる。勿論、種々の制御
信号は、タイミング及び制御ロジック１０２から比較器
１１２に供給される。タグＲＡＭ１１０Ａ〜１１０Ｄの
各バンクからの２２ビットデータは、比較器１１２に供
給されて、タグアドレス及びライン有効の検査のために
、プロセッサアドレス信号２３〜１０及び３〜１と共に
使用される。
【００１７】勿論、比較器１１２は、タグ有効ＲＡＭ１
１４に接続される。このＲＡＭは、好ましくは、１ビッ
トが１ウエイに対応する４ビット幅である。タグ有効Ｒ
ＡＭ１１４は、アドレス入力として、プロセッサアドレ
スライン９〜４を受信して、４ビットのデータＭＯＵＴ
＜３〜０＞を比較器１１２に供給する。比較器１１２は
、信号ＭＩＮ＜３〜０＞をタグ有効ＲＡＭ１１４のデー
タ入力に供給する。それ故、比較器１１２は、もし特定
のタグ値がメモリに存在するならば、特定のライン或は
タグ値が有効であるか否かを決定するために必要なロジ
ックを含んでいる。勿論、タグ有効ＲＡＭ１１４は、タ
イミング及び制御ロジック１０２から汎用ＲＡＭ選択用
のＭＲＡＭＣＳ信号及び書込イネーブル用のＴＡＧＷＥ
信号を受信する。
１４に接続される。このＲＡＭは、好ましくは、１ビッ
トが１ウエイに対応する４ビット幅である。タグ有効Ｒ
ＡＭ１１４は、アドレス入力として、プロセッサアドレ
スライン９〜４を受信して、４ビットのデータＭＯＵＴ
＜３〜０＞を比較器１１２に供給する。比較器１１２は
、信号ＭＩＮ＜３〜０＞をタグ有効ＲＡＭ１１４のデー
タ入力に供給する。それ故、比較器１１２は、もし特定
のタグ値がメモリに存在するならば、特定のライン或は
タグ値が有効であるか否かを決定するために必要なロジ
ックを含んでいる。勿論、タグ有効ＲＡＭ１１４は、タ
イミング及び制御ロジック１０２から汎用ＲＡＭ選択用
のＭＲＡＭＣＳ信号及び書込イネーブル用のＴＡＧＷＥ
信号を受信する。
【００１８】キャッシュシステム２４には、６ビット幅
のＬＲＵＲＡＭ１１６が存在する。ＬＲＵＲＡＭ１１６
は、キャッシュシステム２４内の各セット毎のＬＲＵデ
ータが記憶される場所である。ＬＲＵＲＡＭ１１６は、
アドレス入力として、プロセッサアドレスライン９〜４
を受信し、タイミング及び制御ロジック１０２から書込
イネーブル及びチップ選択入力に供給されるＴＡＧＷＥ
及びＬＲＡＭＣＳ信号を受信する。ＬＲＵＲＡＭ１１６
から供給される６つのデータ出力ＬＯＵＴ＜５〜０＞は
、ＬＲＵロジック１１８に送られる。ＬＲＵＲＡＭ１１
６へのデータ入力ＬＩＮ＜５〜０＞は、ＬＲＵロジック
から供給される。ＬＲＵロジック１１８及びタイミング
及び制御ロジック１０２間には、スヌープサイクルが進
展していることを指示するＳＮＰＣＹＣＬＥ信号、キャ
ッシュ読出ミスが発生したことを指示するＡＬＬＯＣＡ
ＴＥ＊信号、タグ一致が発生したことを指示するＭＡＴ
ＣＨ＜３〜０＞＊信号、ＬＲＵＲＡＭ１１６を初期化す
べきであることを指示するＬＲＵＩＮＩＴ信号、及びど
のウエイをデータの記憶に用いるべきかをタイミング及
び制御ロジック１０２に指示するＬＲＵＷＡＹ＜３〜０
＞＊信号を含む種々の信号が接続される。スヌープサイ
クルは、スロット５８に装着されるＤＭＡコントローラ
或はバスマスタのようなバスマスタがシステムＣを制御
し、アドレス情報をメモリ３０に供給する１つである。 スヌープサイクルは、もしバスマスタがキャッシュ内の
メモリ位置に書込んだならば、キャッシュデータが無効
化できるので、特に書込サイクルにおいて興味深い。従
って、キャッシュシステム２４は、恐らく起こるライン
無効化のためのスヌープ書込操作をモニターする。
のＬＲＵＲＡＭ１１６が存在する。ＬＲＵＲＡＭ１１６
は、キャッシュシステム２４内の各セット毎のＬＲＵデ
ータが記憶される場所である。ＬＲＵＲＡＭ１１６は、
アドレス入力として、プロセッサアドレスライン９〜４
を受信し、タイミング及び制御ロジック１０２から書込
イネーブル及びチップ選択入力に供給されるＴＡＧＷＥ
及びＬＲＡＭＣＳ信号を受信する。ＬＲＵＲＡＭ１１６
から供給される６つのデータ出力ＬＯＵＴ＜５〜０＞は
、ＬＲＵロジック１１８に送られる。ＬＲＵＲＡＭ１１
６へのデータ入力ＬＩＮ＜５〜０＞は、ＬＲＵロジック
から供給される。ＬＲＵロジック１１８及びタイミング
及び制御ロジック１０２間には、スヌープサイクルが進
展していることを指示するＳＮＰＣＹＣＬＥ信号、キャ
ッシュ読出ミスが発生したことを指示するＡＬＬＯＣＡ
ＴＥ＊信号、タグ一致が発生したことを指示するＭＡＴ
ＣＨ＜３〜０＞＊信号、ＬＲＵＲＡＭ１１６を初期化す
べきであることを指示するＬＲＵＩＮＩＴ信号、及びど
のウエイをデータの記憶に用いるべきかをタイミング及
び制御ロジック１０２に指示するＬＲＵＷＡＹ＜３〜０
＞＊信号を含む種々の信号が接続される。スヌープサイ
クルは、スロット５８に装着されるＤＭＡコントローラ
或はバスマスタのようなバスマスタがシステムＣを制御
し、アドレス情報をメモリ３０に供給する１つである。 スヌープサイクルは、もしバスマスタがキャッシュ内の
メモリ位置に書込んだならば、キャッシュデータが無効
化できるので、特に書込サイクルにおいて興味深い。従
って、キャッシュシステム２４は、恐らく起こるライン
無効化のためのスヌープ書込操作をモニターする。
【００１９】再考すると、タグＲＡＭ１１０は、キャッ
シュ内の１２８セットの各々毎にタグ値及びライン有効
値を含み、一方タグ有効ＲＡＭ１１４は、セット用のタ
グが有効か否かを指示する値を含んでいる。ＬＲＵＲＡ
Ｍ１１６は、各セット毎のＬＲＵ関連情報を含んでいる
。比較器１１２は、もしキャッシュヒット或はミスが両
方のプロセッサ及びスヌープサイクル用に起こり、ミス
が無効中のライン或は無効中の全タグによるか否かを決
定するために、タグ値、ライン有効値及びタグ有効値を
使用する。ＬＲＵＲＡＭ１１６及びＬＲＵロジック１１
８は、新規なデータをキャッシュに記憶しなければなら
ない時にどのウエイを使用べきかの指示を形成する。
シュ内の１２８セットの各々毎にタグ値及びライン有効
値を含み、一方タグ有効ＲＡＭ１１４は、セット用のタ
グが有効か否かを指示する値を含んでいる。ＬＲＵＲＡ
Ｍ１１６は、各セット毎のＬＲＵ関連情報を含んでいる
。比較器１１２は、もしキャッシュヒット或はミスが両
方のプロセッサ及びスヌープサイクル用に起こり、ミス
が無効中のライン或は無効中の全タグによるか否かを決
定するために、タグ値、ライン有効値及びタグ有効値を
使用する。ＬＲＵＲＡＭ１１６及びＬＲＵロジック１１
８は、新規なデータをキャッシュに記憶しなければなら
ない時にどのウエイを使用べきかの指示を形成する。
【００２０】このシステムの種々の信号のタイミングは
、第３図に詳細に示される。４通りの実施サイクル、即
ち２つの読出ミス或は割り当てサイクル、読出ヒットサ
イクル及び書込ヒットサイクルが示される。スヌープサ
イクルのタイミングは、データがデータＲＡＭ１００に
書込まれず、適切なラインがタグＲＡＭ１１０内で無効
化される以外、割り当てサイクルのそれと類似する。 記載の順序において、プロセッサ２０はアイドル状態に
あり、読出操作を開始する。操作は、プロセッサがＴ１
状態に入る時刻２００から開始される。時刻２００で、
ＡＤＳ＊信号がＬになって、アドレスがバス上に供給さ
れていることを指示する。時刻２００の直後には前のア
ドレス及び制御が残っている。ＣＬＫ２信号は、プロセ
ッサ２０で使用される基本タイミング信号であり、プロ
セッサ制御バスＰＣに供給される。ＣＬＫ２信号の次の
立上がりの時刻２０２で、アドレスがバス上で十分安定
とみなされ、タグ比較操作が開始される。この結果、タ
グイネーブル信号ＴＡＧＥＮ、適切に選んだＴＲＡＭＣ
Ｓ信号、ＭＲＡＭＣＳ信号及びＬＲＡＭＣＳ信号は、タ
グ値、ライン値、タグ有効情報及びＬＲＵ情報が種々の
ＲＡＭから得られるように、Ｈに駆動される。ＣＬＫ２
信号の次の立上がりの時刻２０４で、ＴＲＡＭＣＳ信号
、ＭＲＡＭＣＳ信号及びＬＲＡＭＣＳ信号がＬになり、
ＡＤＳ＊信号がＨになる。非パイプライン操作のこの場
合、データＲＡＭ１００チップ選択信号は活性化して、
ゼロウエイト状態操作を許容する。
、第３図に詳細に示される。４通りの実施サイクル、即
ち２つの読出ミス或は割り当てサイクル、読出ヒットサ
イクル及び書込ヒットサイクルが示される。スヌープサ
イクルのタイミングは、データがデータＲＡＭ１００に
書込まれず、適切なラインがタグＲＡＭ１１０内で無効
化される以外、割り当てサイクルのそれと類似する。 記載の順序において、プロセッサ２０はアイドル状態に
あり、読出操作を開始する。操作は、プロセッサがＴ１
状態に入る時刻２００から開始される。時刻２００で、
ＡＤＳ＊信号がＬになって、アドレスがバス上に供給さ
れていることを指示する。時刻２００の直後には前のア
ドレス及び制御が残っている。ＣＬＫ２信号は、プロセ
ッサ２０で使用される基本タイミング信号であり、プロ
セッサ制御バスＰＣに供給される。ＣＬＫ２信号の次の
立上がりの時刻２０２で、アドレスがバス上で十分安定
とみなされ、タグ比較操作が開始される。この結果、タ
グイネーブル信号ＴＡＧＥＮ、適切に選んだＴＲＡＭＣ
Ｓ信号、ＭＲＡＭＣＳ信号及びＬＲＡＭＣＳ信号は、タ
グ値、ライン値、タグ有効情報及びＬＲＵ情報が種々の
ＲＡＭから得られるように、Ｈに駆動される。ＣＬＫ２
信号の次の立上がりの時刻２０４で、ＴＲＡＭＣＳ信号
、ＭＲＡＭＣＳ信号及びＬＲＡＭＣＳ信号がＬになり、
ＡＤＳ＊信号がＨになる。非パイプライン操作のこの場
合、データＲＡＭ１００チップ選択信号は活性化して、
ゼロウエイト状態操作を許容する。
【００２１】比較器１１２は、これがプロセッサ読出キ
ャッシュミス或は割り当て操作であると決定するので、
新規なタグ値及びライン有効情報がタグＲＡＭ１１０に
供給しなければならず、新規なタグ有効情報が供給され
て、タグ有効ＲＡＭ１１４及びＬＲＵ値を入れ換えなけ
ればならない。それ故、ＣＬＫ２信号の次の立下がりの
時刻２０６で、ＴＡＧＥＮ信号をＨにして、種々のＲＡ
Ｍ１１０、１１４及び１１６の書込操作の準備をする。 ＣＬＫ２信号の次の立上がりの時刻２０８で、適切に選
んだＴＲＡＭＣＳ信号がＨになり、ＭＲＡＭＣＳ信号が
Ｈになり、ＬＲＡＭＣＳ信号がＨになる。これは、種々
のＲＡＭに供給されるデータを記憶させて、記憶させら
れた新規情報を反映したタグ値、ライン有効ビット、タ
グ有効ビット及びＬＲＵデータを更新する。ＣＬＫ２信
号の次の立下がりの時刻２１０で、これは読出ミスであ
り、それ故データをキャッシュすべきであるので、デー
タ書込イネーブル信号ＤＷＥをＨにして、データをデー
タＲＡＭ１００に書込む準備をする。ＣＬＫ２信号の次
の立上がりの時刻２１２で、ＡＤＳ＊信号がＬになって
、次のアドレスがバス上に供給されていることを指示す
る。勿論、この時点で、タグＲＡＭ１１０、タグ有効Ｒ
ＡＭ１１４及びＬＲＵＲＡＭ１１６のチップ選択信号Ｃ
ＳがＬになって、タグ更新が完了する。ＣＬＫ２信号の
次の立下がりの時刻２１４で、ＴＡＧＷＥ信号がＬにな
って、キャッシュタグ及びＬＲＵ情報書込サイクルを完
了する。ＣＬＫ２信号の次の立上がりの時刻２１６で、
第１サイクル（サイクル１）が完了したことを指示する
ＲＤＹ＊信号がプロセッサ２０に供給される。勿論、こ
の時点で、アドレス２（第２アドレス）がバス上に供給
されて、ミス或はヒット操作を進展的に決定することが
最適である。それ故、ＴＡＧＥＮ、タグＲＡＭ、タグ有
効ＲＡＭ及びＬＲＵＲＡＭのチップ選択信号ＣＳがＨに
なる。
ャッシュミス或は割り当て操作であると決定するので、
新規なタグ値及びライン有効情報がタグＲＡＭ１１０に
供給しなければならず、新規なタグ有効情報が供給され
て、タグ有効ＲＡＭ１１４及びＬＲＵ値を入れ換えなけ
ればならない。それ故、ＣＬＫ２信号の次の立下がりの
時刻２０６で、ＴＡＧＥＮ信号をＨにして、種々のＲＡ
Ｍ１１０、１１４及び１１６の書込操作の準備をする。 ＣＬＫ２信号の次の立上がりの時刻２０８で、適切に選
んだＴＲＡＭＣＳ信号がＨになり、ＭＲＡＭＣＳ信号が
Ｈになり、ＬＲＡＭＣＳ信号がＨになる。これは、種々
のＲＡＭに供給されるデータを記憶させて、記憶させら
れた新規情報を反映したタグ値、ライン有効ビット、タ
グ有効ビット及びＬＲＵデータを更新する。ＣＬＫ２信
号の次の立下がりの時刻２１０で、これは読出ミスであ
り、それ故データをキャッシュすべきであるので、デー
タ書込イネーブル信号ＤＷＥをＨにして、データをデー
タＲＡＭ１００に書込む準備をする。ＣＬＫ２信号の次
の立上がりの時刻２１２で、ＡＤＳ＊信号がＬになって
、次のアドレスがバス上に供給されていることを指示す
る。勿論、この時点で、タグＲＡＭ１１０、タグ有効Ｒ
ＡＭ１１４及びＬＲＵＲＡＭ１１６のチップ選択信号Ｃ
ＳがＬになって、タグ更新が完了する。ＣＬＫ２信号の
次の立下がりの時刻２１４で、ＴＡＧＷＥ信号がＬにな
って、キャッシュタグ及びＬＲＵ情報書込サイクルを完
了する。ＣＬＫ２信号の次の立上がりの時刻２１６で、
第１サイクル（サイクル１）が完了したことを指示する
ＲＤＹ＊信号がプロセッサ２０に供給される。勿論、こ
の時点で、アドレス２（第２アドレス）がバス上に供給
されて、ミス或はヒット操作を進展的に決定することが
最適である。それ故、ＴＡＧＥＮ、タグＲＡＭ、タグ有
効ＲＡＭ及びＬＲＵＲＡＭのチップ選択信号ＣＳがＨに
なる。
【００２２】ＣＬＫ２信号の次の立上がりの時刻２１８
で、ＡＤＳ＊及びＲＤＹ＊信号がＨになる。勿論、この
時点で、タグ関連信号はＬになって、種々の比較操作が
完了する。最終的に、特定のウエイにとって最適である
ＤＲＡＭＣＳ信号がＨになって、データのデータＲＡＭ
１００への書込が形成される。ＣＬＫ２信号の次の立下
がりの時刻２２０で、これが記載の実施例において入れ
換え操作であると決定し、それ故、データが種々のＲＡ
Ｍに書込まれて、タグ及びＬＲＵ情報を更新しなければ
ならないので、ＴＡＧＷＥ信号がＨになる。ＣＬＫ２信
号の次の立上がりの時刻２２２で、適切に選んだＴＲＡ
ＭＣＳ信号、ＭＲＡＭＣＳ信号及びＬＲＡＭＣＳ信号が
各々Ｈになって、新規な更新された情報が種々のＲＡＭ
１１０、１１４及び１１６に書込まれる。勿論、この時
点で、ＤＲＡＭＣＳ信号がＬになって、サイクル１用の
データＲＡＭ１００の書込操作を完了する。
で、ＡＤＳ＊及びＲＤＹ＊信号がＨになる。勿論、この
時点で、タグ関連信号はＬになって、種々の比較操作が
完了する。最終的に、特定のウエイにとって最適である
ＤＲＡＭＣＳ信号がＨになって、データのデータＲＡＭ
１００への書込が形成される。ＣＬＫ２信号の次の立下
がりの時刻２２０で、これが記載の実施例において入れ
換え操作であると決定し、それ故、データが種々のＲＡ
Ｍに書込まれて、タグ及びＬＲＵ情報を更新しなければ
ならないので、ＴＡＧＷＥ信号がＨになる。ＣＬＫ２信
号の次の立上がりの時刻２２２で、適切に選んだＴＲＡ
ＭＣＳ信号、ＭＲＡＭＣＳ信号及びＬＲＡＭＣＳ信号が
各々Ｈになって、新規な更新された情報が種々のＲＡＭ
１１０、１１４及び１１６に書込まれる。勿論、この時
点で、ＤＲＡＭＣＳ信号がＬになって、サイクル１用の
データＲＡＭ１００の書込操作を完了する。
【００２３】ＣＬＫ２信号の次の立下がりの時刻２２４
で、もし適切ならばＤＷＥ信号がＬになるが、記載の場
合、第２入れ換え操作が進行中であり、それ故、ＤＷＥ
信号がＨ状態に留まる。ＣＬＫ２信号の次の立上がりの
時刻２２６で、ＡＤＳ＊信号がＬになって、アドレスが
サイクル３のためにバス上に供給されていることを指示
する。この時点で、タグ及びＬＲＵ情報の更新が完了し
、それ故ＴＲＡＭＣＳ、ＭＲＡＭＣＳ及びＬＲＡＭＣＳ
信号が各々Ｌになる。ＣＬＫ２信号の次の立下がりの時
刻２２８で、ＴＡＧＷＥ信号がＬになって、タグ情報更
新シークエンスを完了する。ＣＬＫ２信号の次の立上が
りの時刻２３０で、第２サイクルの完了を指示するＲＤ
Ｙ＊信号がＬになる。追加的に、この時点で、アドレス
がアドレスバス上に安定に存在しているので、第３サイ
クルのためのタグ検査操作が初期化されなければならな
い。それ故、ＴＡＧＥＮ、ＴＲＡＭＣＳ、ＭＲＡＭＣＳ
及びＬＲＡＭＣＳ信号が各々Ｈになって、種々の情報が
読出できる。サイクル３の特定の場合においては、これ
は、タグデータを更新せず、ＬＲＵ情報のみを更新する
必要がある読出ヒット操作である。ＣＬＫ２信号の次の
立上がりの時刻２３２で、ＡＤＳ＊及びＲＤＹ＊信号が
Ｈになって、第２サイクルデータ段階の完了を指示する
。追加的に、この時点で、ＴＡＧＥＮ、ＴＲＡＭＣＳ、
ＭＲＡＭＣＳ及びＬＲＡＭＣＳ信号が各々Ｌになって、
タグ検査操作の完了を指示する。最終的に、時刻２３２
で、サイクル２用のＤＲＡＭＣＳ信号がＨになって、デ
ータＲＡＭ１００にあるデータが記憶される。
で、もし適切ならばＤＷＥ信号がＬになるが、記載の場
合、第２入れ換え操作が進行中であり、それ故、ＤＷＥ
信号がＨ状態に留まる。ＣＬＫ２信号の次の立上がりの
時刻２２６で、ＡＤＳ＊信号がＬになって、アドレスが
サイクル３のためにバス上に供給されていることを指示
する。この時点で、タグ及びＬＲＵ情報の更新が完了し
、それ故ＴＲＡＭＣＳ、ＭＲＡＭＣＳ及びＬＲＡＭＣＳ
信号が各々Ｌになる。ＣＬＫ２信号の次の立下がりの時
刻２２８で、ＴＡＧＷＥ信号がＬになって、タグ情報更
新シークエンスを完了する。ＣＬＫ２信号の次の立上が
りの時刻２３０で、第２サイクルの完了を指示するＲＤ
Ｙ＊信号がＬになる。追加的に、この時点で、アドレス
がアドレスバス上に安定に存在しているので、第３サイ
クルのためのタグ検査操作が初期化されなければならな
い。それ故、ＴＡＧＥＮ、ＴＲＡＭＣＳ、ＭＲＡＭＣＳ
及びＬＲＡＭＣＳ信号が各々Ｈになって、種々の情報が
読出できる。サイクル３の特定の場合においては、これ
は、タグデータを更新せず、ＬＲＵ情報のみを更新する
必要がある読出ヒット操作である。ＣＬＫ２信号の次の
立上がりの時刻２３２で、ＡＤＳ＊及びＲＤＹ＊信号が
Ｈになって、第２サイクルデータ段階の完了を指示する
。追加的に、この時点で、ＴＡＧＥＮ、ＴＲＡＭＣＳ、
ＭＲＡＭＣＳ及びＬＲＡＭＣＳ信号が各々Ｌになって、
タグ検査操作の完了を指示する。最終的に、時刻２３２
で、サイクル２用のＤＲＡＭＣＳ信号がＨになって、デ
ータＲＡＭ１００にあるデータが記憶される。
【００２４】ＣＬＫ２信号の次の立下がりの時刻２３４
で、これが読出ヒットであり、ＬＲＵＲＡＭ１１６を更
新する必要があるので、ＴＡＧＷＥ信号がＨになる。Ｃ
ＬＫ２信号の次の立上がりの時刻２３６で、ＬＲＡＭＣ
Ｓ信号がＨになって、ＬＲＵＲＡＭ１１６への書込操作
が発生できる。勿論、この時点で、より好ましい１つ或
は複数のＤＲＡＭＣＳ信号がＬになって、サイクル２の
データの書込操作がデータＲＡＭ１００に対して完了す
る。ＣＬＫ２信号の次の立下がりの時刻２３８で、ＤＷ
Ｅ信号は、もはやデータＲＡＭ１００への書込が必要と
しないので、Ｌになる。ＣＬＫ２信号の次の立上がりの
時刻２４０で、ＡＤＳ＊信号がＬになって、第４サイク
ル用のアドレスがアドレスバス上に供給されていること
を指示する。追加的に、この時点で、ＬＲＡＭＣＳ信号
がＬになって、ＬＲＵＲＡＭ１１６への実書込操作を終
端する。最終的に、この時点で、ＤＲＡＭＣＳ信号がＨ
になり、一方ＤＷＥ信号がＬになって、これがデータＲ
ＡＭ１００の読出操作であり、従ってデータがサイクル
３のために、主メモリ２０でなく、キャッシュシステム
２４から供給されることを指示する。ＣＬＫ２信号の次
の立下がりの時刻２４２で、ＴＡＧＷＥ信号がＬになっ
て、ＬＲＵＲＡＭ１１６への書込サイクルを完了する。 ＣＬＫ２信号の次の立上がりの時刻２４４で、第３サイ
クルの完了を指示するＲＤＹ＊信号がＬになる。追加的
に、この時点で、アドレスが第４サイクルのためにアド
レスバス上に存在しているので、タグ情報を得るために
、ＴＡＧＥＮ、ＴＲＡＭＣＳ、ＭＲＡＭＣＳ及びＬＲＡ
ＭＣＳ信号が各々Ｈになる。最終的に、この時点で、Ｄ
ＲＡＭＣＳ信号がＬになって、データＲＡＭ１００から
の読出操作を完了する。
で、これが読出ヒットであり、ＬＲＵＲＡＭ１１６を更
新する必要があるので、ＴＡＧＷＥ信号がＨになる。Ｃ
ＬＫ２信号の次の立上がりの時刻２３６で、ＬＲＡＭＣ
Ｓ信号がＨになって、ＬＲＵＲＡＭ１１６への書込操作
が発生できる。勿論、この時点で、より好ましい１つ或
は複数のＤＲＡＭＣＳ信号がＬになって、サイクル２の
データの書込操作がデータＲＡＭ１００に対して完了す
る。ＣＬＫ２信号の次の立下がりの時刻２３８で、ＤＷ
Ｅ信号は、もはやデータＲＡＭ１００への書込が必要と
しないので、Ｌになる。ＣＬＫ２信号の次の立上がりの
時刻２４０で、ＡＤＳ＊信号がＬになって、第４サイク
ル用のアドレスがアドレスバス上に供給されていること
を指示する。追加的に、この時点で、ＬＲＡＭＣＳ信号
がＬになって、ＬＲＵＲＡＭ１１６への実書込操作を終
端する。最終的に、この時点で、ＤＲＡＭＣＳ信号がＨ
になり、一方ＤＷＥ信号がＬになって、これがデータＲ
ＡＭ１００の読出操作であり、従ってデータがサイクル
３のために、主メモリ２０でなく、キャッシュシステム
２４から供給されることを指示する。ＣＬＫ２信号の次
の立下がりの時刻２４２で、ＴＡＧＷＥ信号がＬになっ
て、ＬＲＵＲＡＭ１１６への書込サイクルを完了する。 ＣＬＫ２信号の次の立上がりの時刻２４４で、第３サイ
クルの完了を指示するＲＤＹ＊信号がＬになる。追加的
に、この時点で、アドレスが第４サイクルのためにアド
レスバス上に存在しているので、タグ情報を得るために
、ＴＡＧＥＮ、ＴＲＡＭＣＳ、ＭＲＡＭＣＳ及びＬＲＡ
ＭＣＳ信号が各々Ｈになる。最終的に、この時点で、Ｄ
ＲＡＭＣＳ信号がＬになって、データＲＡＭ１００から
の読出操作を完了する。
【００２５】ＣＬＫ２信号の次の立上がりの時刻２４６
で、ＡＤＳ＊及びＲＤＹ＊信号がＨになって、第３サイ
クルのデータ段階の完了を指示する。追加的に、この時
点で、種々のタグ関連信号が各々Ｌになって、タグ読出
及び比較操作の完了を指示する。ＣＬＫ２信号の次の立
下がりの時刻２４８で、これが書込ヒットであり、それ
故、タグＲＡＭ１１０を更新する必要がないが、ＬＲＵ
ＲＡＭ１１６を更新する必要があり、それ故ＴＡＧＷＥ
信号をＨにしなければならないので、ＴＡＧＷＥ信号が
Ｈになる。ＣＬＫ２信号の次の立上がりの時刻２５０で
、ＬＲＡＭＣＳ信号がＨになって、新規なＬＲＵ情報が
ＬＲＵＲＡＭ１１６に書込まれる。ＣＬＫ２信号の次の
立下がりの時刻２５２で、ＤＷＥ信号は、これが書込ヒ
ットであり、それ故、データがデータＲＡＭ１００に書
込まれなければならないので、Ｈになる。ＣＬＫ２信号
の次の立上がりの時刻２５４で、ＬＲＡＭＣＳ信号がＬ
になって、ＬＲＵ情報のＬＲＵＲＡＭ１１６への書込を
完了する。ＣＬＫ２信号の次の立下がりの時刻２５６で
、ＴＡＧＷＥ信号がＬになる。ＣＬＫ２信号の次の立上
がりの時刻２５８で、第４サイクルの完了を指示するＲ
ＤＹ＊信号がＬになる。プロセッサ２０がアイドル状態
に入り、それ故アドレスが供給される必要がないので、
新規なＡＤＳ＊信号が供給されないことが注目される。 ＣＬＫ２信号の次の立上がりの時刻２６０で、ＲＤＹ＊
信号がＨになって、ＤＲＡＭＣＳ信号もＨになる。 従って、ＤＲＡＭＣＳ信号がＬになった時には、データ
がデータＲＡＭ１００に書込まれ、操作がＣＬＫ２信号
の次の立上がりの時刻２６２で完了する。サイクルを完
了するためには、ＣＬＫ２信号の次の立下がりの時刻２
６４で、ＤＷＥ信号をＬにさせる。
で、ＡＤＳ＊及びＲＤＹ＊信号がＨになって、第３サイ
クルのデータ段階の完了を指示する。追加的に、この時
点で、種々のタグ関連信号が各々Ｌになって、タグ読出
及び比較操作の完了を指示する。ＣＬＫ２信号の次の立
下がりの時刻２４８で、これが書込ヒットであり、それ
故、タグＲＡＭ１１０を更新する必要がないが、ＬＲＵ
ＲＡＭ１１６を更新する必要があり、それ故ＴＡＧＷＥ
信号をＨにしなければならないので、ＴＡＧＷＥ信号が
Ｈになる。ＣＬＫ２信号の次の立上がりの時刻２５０で
、ＬＲＡＭＣＳ信号がＨになって、新規なＬＲＵ情報が
ＬＲＵＲＡＭ１１６に書込まれる。ＣＬＫ２信号の次の
立下がりの時刻２５２で、ＤＷＥ信号は、これが書込ヒ
ットであり、それ故、データがデータＲＡＭ１００に書
込まれなければならないので、Ｈになる。ＣＬＫ２信号
の次の立上がりの時刻２５４で、ＬＲＡＭＣＳ信号がＬ
になって、ＬＲＵ情報のＬＲＵＲＡＭ１１６への書込を
完了する。ＣＬＫ２信号の次の立下がりの時刻２５６で
、ＴＡＧＷＥ信号がＬになる。ＣＬＫ２信号の次の立上
がりの時刻２５８で、第４サイクルの完了を指示するＲ
ＤＹ＊信号がＬになる。プロセッサ２０がアイドル状態
に入り、それ故アドレスが供給される必要がないので、
新規なＡＤＳ＊信号が供給されないことが注目される。 ＣＬＫ２信号の次の立上がりの時刻２６０で、ＲＤＹ＊
信号がＨになって、ＤＲＡＭＣＳ信号もＨになる。 従って、ＤＲＡＭＣＳ信号がＬになった時には、データ
がデータＲＡＭ１００に書込まれ、操作がＣＬＫ２信号
の次の立上がりの時刻２６２で完了する。サイクルを完
了するためには、ＣＬＫ２信号の次の立下がりの時刻２
６４で、ＤＷＥ信号をＬにさせる。
【００２６】それ故、各メモリ操作毎にタグＲＡＭ１０
０、タグ有効ＲＡＭ１１４及びＬＲＵＲＡＭ１１６が読
出されるが、入れ換えサイクル中の新規アドレス或はス
ヌープサイクル中の無効ビットのような、情報の更新が
必要なる時にのみ、タグ有効ＲＡＭ１１４に書込まれ、
ＬＲＵＲＡＭ１１６がヒット或は入れ換えサイクルが発
生してＬＲＵ情報のカレントを保持する時に書込まれる
。
０、タグ有効ＲＡＭ１１４及びＬＲＵＲＡＭ１１６が読
出されるが、入れ換えサイクル中の新規アドレス或はス
ヌープサイクル中の無効ビットのような、情報の更新が
必要なる時にのみ、タグ有効ＲＡＭ１１４に書込まれ、
ＬＲＵＲＡＭ１１６がヒット或は入れ換えサイクルが発
生してＬＲＵ情報のカレントを保持する時に書込まれる
。
【００２７】ＬＲＵロジック１１８、タイミング及び制
御ロジック１０２のより詳述した概略の幾つかを進めて
みると、ＬＲＵＲＡＭ１１６から供給される６ビットの
情報は、６個のインバータ３００の入力で受信される。 ＬＲＵＲＡＭ１１６の０及び１位ビットは、セットにお
ける４ウエイの最近最小使用（ＬＲＵ）ウエイに関連す
る情報を含み、一方、２及び３位ビットがＬＲＵ＋１の
ウエイ即ち最近最小使用の次を指示し、４及び５位ビッ
トが最近最大使用（ＭＲＵ）のウエイを指示する。２ビ
ットは、キャッシュにおける４ウエイにとって、２ビッ
トが各ウエイの指示に必要なので、各ウエイと関連する
。第４のウエイ即ちＭＲＵ−１が示すように他の３つの
ウエイから展開できるので３セットのみをセーブする必
要がある。インバータ３００の出力は、各々ＢＬＯＵＴ
＜５〜０＞＊信号である。
御ロジック１０２のより詳述した概略の幾つかを進めて
みると、ＬＲＵＲＡＭ１１６から供給される６ビットの
情報は、６個のインバータ３００の入力で受信される。 ＬＲＵＲＡＭ１１６の０及び１位ビットは、セットにお
ける４ウエイの最近最小使用（ＬＲＵ）ウエイに関連す
る情報を含み、一方、２及び３位ビットがＬＲＵ＋１の
ウエイ即ち最近最小使用の次を指示し、４及び５位ビッ
トが最近最大使用（ＭＲＵ）のウエイを指示する。２ビ
ットは、キャッシュにおける４ウエイにとって、２ビッ
トが各ウエイの指示に必要なので、各ウエイと関連する
。第４のウエイ即ちＭＲＵ−１が示すように他の３つの
ウエイから展開できるので３セットのみをセーブする必
要がある。インバータ３００の出力は、各々ＢＬＯＵＴ
＜５〜０＞＊信号である。
【００２８】ＢＬＯＵＴ＜０＞＊信号は、２対１マルチ
プレクサ３０２の一入力として供給される。ＢＬＯＵＴ
＜１＞＊信号は、第２の２対１マルチプレクサ３０４の
類似入力として供給される。マルチプレクサ３０２の他
入力には、２入力ナンドゲート３０６の出力が供給され
る。ナンドゲート３０６の一入力は、Ｌの場合に、マッ
チ（一致）がウエイ１でなされたことを指示するＭＡＴ
ＣＨ＜１＞＊信号である。ナンドゲート３０６の第２入
力は、Ｌの場合に、一致がウエイ３でなされたことを指
示するＭＡＴＣＨ＜３＞＊信号である。マルチプレクサ
３０４の第２入力には、その一入力信号がＭＡＴＣＨ＜
３＞＊信号である、２入力ナンドゲート３０８の出力が
供給される。ナンドゲート３０８の他入力は、Ｌの場合
に、一致がキャッシュのウエイ２でなされたことを指示
するＭＡＴＣＨ＜２＞＊信号である。この明細書の目的
のマッチは、タグアドレス値が現在のアドレスと一致し
た時であり、種々の有効ビットがＭＡＴＣＨ＊信号の展
開（進展）を無視する。マルチプレクサ３０２及び３０
４の選択入力は、その入力がＡＬＬＯＣＡＴＥ＊信号で
あるインバータ３１０から供給される。このＡＬＬＯＣ
ＡＴＥ＊信号は、キャッシュ用の入れ換え或はプロセッ
サ読出ミスが発生した時にＬとなる。マルチプレクサ３
０２の出力がＬＲＵＭＵＸ＜０＞信号であり、一方マル
チプレクサ３０４の出力がＬＲＵＭＵＸ＜１＞信号であ
る。これらＬＲＵＭＵＸ信号は、ヒット、プロセッサ基
準の読出或は書込ヒット或はスヌープヒットのいずれか
、或は入れ換えサイクルの場合におけるＬＲＵウエイの
結果として展開したマッチを基礎として、データＲＡＭ
１００から選択されるウエイを指示する。
プレクサ３０２の一入力として供給される。ＢＬＯＵＴ
＜１＞＊信号は、第２の２対１マルチプレクサ３０４の
類似入力として供給される。マルチプレクサ３０２の他
入力には、２入力ナンドゲート３０６の出力が供給され
る。ナンドゲート３０６の一入力は、Ｌの場合に、マッ
チ（一致）がウエイ１でなされたことを指示するＭＡＴ
ＣＨ＜１＞＊信号である。ナンドゲート３０６の第２入
力は、Ｌの場合に、一致がウエイ３でなされたことを指
示するＭＡＴＣＨ＜３＞＊信号である。マルチプレクサ
３０４の第２入力には、その一入力信号がＭＡＴＣＨ＜
３＞＊信号である、２入力ナンドゲート３０８の出力が
供給される。ナンドゲート３０８の他入力は、Ｌの場合
に、一致がキャッシュのウエイ２でなされたことを指示
するＭＡＴＣＨ＜２＞＊信号である。この明細書の目的
のマッチは、タグアドレス値が現在のアドレスと一致し
た時であり、種々の有効ビットがＭＡＴＣＨ＊信号の展
開（進展）を無視する。マルチプレクサ３０２及び３０
４の選択入力は、その入力がＡＬＬＯＣＡＴＥ＊信号で
あるインバータ３１０から供給される。このＡＬＬＯＣ
ＡＴＥ＊信号は、キャッシュ用の入れ換え或はプロセッ
サ読出ミスが発生した時にＬとなる。マルチプレクサ３
０２の出力がＬＲＵＭＵＸ＜０＞信号であり、一方マル
チプレクサ３０４の出力がＬＲＵＭＵＸ＜１＞信号であ
る。これらＬＲＵＭＵＸ信号は、ヒット、プロセッサ基
準の読出或は書込ヒット或はスヌープヒットのいずれか
、或は入れ換えサイクルの場合におけるＬＲＵウエイの
結果として展開したマッチを基礎として、データＲＡＭ
１００から選択されるウエイを指示する。
【００２９】ＬＲＵＭＵＸ＜０＞信号は、２入力アンド
ゲート３１２の一入力として供給される。アンドゲート
３１２の他入力には、Ｌの時に、ＬＲＵＲＡＭ１１６が
初期化されることを指示するＬＲＵＩＮＩＴ＊信号が供
給される。同様に、ＬＲＵＭＵＸ＜１＞信号は、他入力
がＬＲＵＩＮＩＴ＊信号である、２入力アンドゲート３
１２の一入力として供給される。アンドゲート３１２及
び３１４の出力は、ヒット操作からアクセスされ、或は
特定のメモリ操作において読出ミス操作においてアクセ
スされるウエイを示すＡＣＣＥＳＳ＜１〜０＞信号であ
る。
ゲート３１２の一入力として供給される。アンドゲート
３１２の他入力には、Ｌの時に、ＬＲＵＲＡＭ１１６が
初期化されることを指示するＬＲＵＩＮＩＴ＊信号が供
給される。同様に、ＬＲＵＭＵＸ＜１＞信号は、他入力
がＬＲＵＩＮＩＴ＊信号である、２入力アンドゲート３
１２の一入力として供給される。アンドゲート３１２及
び３１４の出力は、ヒット操作からアクセスされ、或は
特定のメモリ操作において読出ミス操作においてアクセ
スされるウエイを示すＡＣＣＥＳＳ＜１〜０＞信号であ
る。
【００３０】ＬＲＵＭＵＸ＜０＞及びＬＲＵＭＵＸ＜１
＞信号は、勿論、ＬＲＵ、ＬＲＵ＋１或はＭＲＵが現在
アクセスされたかどうかを決定する一連のイコール（Ｘ
ＮＯＲ）ゲートに入力として使用される。ＬＲＵＭＵＸ
＜０＞信号がイコールゲート３１６、３１８及び３２０
に一入力として供給され、一方、ＬＲＵＭＵＸ＜１＞信
号が一連の２入力イコールゲート３２２、３２４及び３
２６に一入力として供給される。イコールゲート３１６
の第２入力がＢＬＯＵＴ＜０＞＊信号であり、一方イコ
ールゲート３２２の第２入力がＢＬＯＵＴ＜１＞＊信号
である。イコールゲート３１６及び３２２の出力は、そ
の出力がＬＲＵ ＥＱ ＡＣＣＥＳＳ＊信号である
２入力ナンドゲート３２８の２つの入力である。それ故
、現在或はアクセスされるウエイがＬＲＵウエイならば
、ＬＲＵ ＥＱ ＡＣＣＥＳＳ＊信号がＬになる。
＞信号は、勿論、ＬＲＵ、ＬＲＵ＋１或はＭＲＵが現在
アクセスされたかどうかを決定する一連のイコール（Ｘ
ＮＯＲ）ゲートに入力として使用される。ＬＲＵＭＵＸ
＜０＞信号がイコールゲート３１６、３１８及び３２０
に一入力として供給され、一方、ＬＲＵＭＵＸ＜１＞信
号が一連の２入力イコールゲート３２２、３２４及び３
２６に一入力として供給される。イコールゲート３１６
の第２入力がＢＬＯＵＴ＜０＞＊信号であり、一方イコ
ールゲート３２２の第２入力がＢＬＯＵＴ＜１＞＊信号
である。イコールゲート３１６及び３２２の出力は、そ
の出力がＬＲＵ ＥＱ ＡＣＣＥＳＳ＊信号である
２入力ナンドゲート３２８の２つの入力である。それ故
、現在或はアクセスされるウエイがＬＲＵウエイならば
、ＬＲＵ ＥＱ ＡＣＣＥＳＳ＊信号がＬになる。
【００３１】イコールゲート３１８の第２入力がＢＬＯ
ＵＴ＜２＞＊信号であり、一方イコールゲート３２４の
第２入力がＢＬＯＵＴ＜３＞＊信号である。イコールゲ
ート３１８及び３２４の出力は、その出力がＬＲＵ＋１
ＥＱ ＡＣＣＥＳＳ＊信号である２入力ナンドゲ
ート３３０の２つの入力である。同様に、ＢＬＯＵＴ＜
４＞＊信号がイコールゲート３２０の第２入力として供
給され、一方ＢＬＯＵＴ＜５＞＊信号がイコールゲート
３２６の第２入力として供給される。イコールゲート３
２０及び３２６の出力は、その出力がＭＲＵ ＥＱ
ＡＣＣＥＳＳ＊信号として参照される２入力ナンドゲ
ート３３２の２つの入力である。それ故、イコールゲー
トの組は、記憶されたウエイの１つがアクセスされるか
どうかを決定するために使用される。
ＵＴ＜２＞＊信号であり、一方イコールゲート３２４の
第２入力がＢＬＯＵＴ＜３＞＊信号である。イコールゲ
ート３１８及び３２４の出力は、その出力がＬＲＵ＋１
ＥＱ ＡＣＣＥＳＳ＊信号である２入力ナンドゲ
ート３３０の２つの入力である。同様に、ＢＬＯＵＴ＜
４＞＊信号がイコールゲート３２０の第２入力として供
給され、一方ＢＬＯＵＴ＜５＞＊信号がイコールゲート
３２６の第２入力として供給される。イコールゲート３
２０及び３２６の出力は、その出力がＭＲＵ ＥＱ
ＡＣＣＥＳＳ＊信号として参照される２入力ナンドゲ
ート３３２の２つの入力である。それ故、イコールゲー
トの組は、記憶されたウエイの１つがアクセスされるか
どうかを決定するために使用される。
【００３２】更に、ＭＲＵ−１ウエイを決定することが
必要であり、これは２個の３入力ＸＯＲゲート３３４及
び３３６で形成される。３入力ＸＯＲゲート３３４がＢ
ＬＯＵＴ＜１＞＊、ＢＬＯＵＴ＜３＞＊及びＢＬＯＵＴ
＜５＞＊信号を受信し、一方３入力ＸＯＲゲート３３６
がＢＬＯＵＴ＜０＞＊、ＢＬＯＵＴ＜２＞＊及びＢＬＯ
ＵＴ＜４＞＊信号を受信する。３入力ＸＯＲゲート３３
４の出力がＭＲＵ−１＜１＞＊信号であり、一方３入力
ＸＯＲゲート３３６の出力がＭＲＵ−１＜０＞信号であ
る。従って、４ウエイの内３つを記憶することが必要で
あり、第４ウエイが容易に展開できることが解る。各ヒ
ット或は入れ換えサイクルがデータを読出或は書込させ
るので、これらの操作の各々でＬＲＵ値を入れ換え或は
更新することが必要である。次の等式は、ＬＲＵＲＡＭ
１１６に発生する入れ換えウエイの決定に使用される。 もし、プロセッササイクルが発生したならば、等式は次
の通りである。
必要であり、これは２個の３入力ＸＯＲゲート３３４及
び３３６で形成される。３入力ＸＯＲゲート３３４がＢ
ＬＯＵＴ＜１＞＊、ＢＬＯＵＴ＜３＞＊及びＢＬＯＵＴ
＜５＞＊信号を受信し、一方３入力ＸＯＲゲート３３６
がＢＬＯＵＴ＜０＞＊、ＢＬＯＵＴ＜２＞＊及びＢＬＯ
ＵＴ＜４＞＊信号を受信する。３入力ＸＯＲゲート３３
４の出力がＭＲＵ−１＜１＞＊信号であり、一方３入力
ＸＯＲゲート３３６の出力がＭＲＵ−１＜０＞信号であ
る。従って、４ウエイの内３つを記憶することが必要で
あり、第４ウエイが容易に展開できることが解る。各ヒ
ット或は入れ換えサイクルがデータを読出或は書込させ
るので、これらの操作の各々でＬＲＵ値を入れ換え或は
更新することが必要である。次の等式は、ＬＲＵＲＡＭ
１１６に発生する入れ換えウエイの決定に使用される。 もし、プロセッササイクルが発生したならば、等式は次
の通りである。
【００３３】
ＭＲＵ＝ＡＣＣＥＳＳ
ＬＲＵ＋１＝ＭＲＵ−１〔（ＡＣＣＥＳＳ＝ＬＲＵ
）＋（ＡＣＣＥＳＳ＝ Ｌ
ＲＵ＋１）の場合〕＋ＬＲＵ＋１〔（ＡＣＣＥＳＳ＝Ｍ
ＲＵ） ＋（ＡＣＣＥＳＳ
＝ＭＲＵ−１）の場合〕 ＬＲＵ＝ＬＲＵ＋１〔ＡＣ
ＣＥＳＳ＝ＬＲＵの場合〕＋
ＬＲＵ〔ＡＣＣＥＳＳ＜＞ＬＲＵの場合〕但し、Ａ
ＣＣＥＳＳは、現在ある或はアクセスされるウエイの値
である。
）＋（ＡＣＣＥＳＳ＝ Ｌ
ＲＵ＋１）の場合〕＋ＬＲＵ＋１〔（ＡＣＣＥＳＳ＝Ｍ
ＲＵ） ＋（ＡＣＣＥＳＳ
＝ＭＲＵ−１）の場合〕 ＬＲＵ＝ＬＲＵ＋１〔ＡＣ
ＣＥＳＳ＝ＬＲＵの場合〕＋
ＬＲＵ〔ＡＣＣＥＳＳ＜＞ＬＲＵの場合〕但し、Ａ
ＣＣＥＳＳは、現在ある或はアクセスされるウエイの値
である。
【００３４】従って、現存或はアクセスされるウエイが
ＭＲＵウエイとしてセットされ、一方ＬＲＵウエイは、
ＬＲＵウエイが現存せず或はアクセスされるならば前の
ＬＲＵウエイに留まり、或はＬＲＵウエイが現存或はア
クセスされるならば、前のＬＲＵ＋１ウエイに割当てら
れる。ＬＲＵ＋１ウエイは、もしＭＲＵ或はＭＲＵ−１
ウエイが現存或はアクセスされるならば前のＬＲＵ＋１
ウエイに留まり、或はＬＲＵ或はＬＲＵ＋１ウエイが現
存或はアクセスされるならば前のＭＲＵ−１ウエイにセ
ットされる。
ＭＲＵウエイとしてセットされ、一方ＬＲＵウエイは、
ＬＲＵウエイが現存せず或はアクセスされるならば前の
ＬＲＵウエイに留まり、或はＬＲＵウエイが現存或はア
クセスされるならば、前のＬＲＵ＋１ウエイに割当てら
れる。ＬＲＵ＋１ウエイは、もしＭＲＵ或はＭＲＵ−１
ウエイが現存或はアクセスされるならば前のＬＲＵ＋１
ウエイに留まり、或はＬＲＵ或はＬＲＵ＋１ウエイが現
存或はアクセスされるならば前のＭＲＵ−１ウエイにセ
ットされる。
【００３５】もしスヌープサイクルが発生したならば、
次の等式が使用される。
次の等式が使用される。
【００３６】
ＭＲＵ＝ＭＲＵ〔ＡＣＣＥＳＳ＜＞ＭＲＵの場合〕
＋ＭＲＵ−１〔ＡＣＣＥＳＳ＝Ｍ
ＲＵの場合〕 ＬＲＵ＋１＝ＬＲＵ＋１〔ＡＣＣＥＳ
Ｓ＝ＬＲＵの場合〕 ＋Ｌ
ＲＵ〔ＡＣＣＥＳＳ＜＞ＬＲＵの場合〕 ＬＲＵ＝Ａ
ＣＣＥＳＳ
＋ＭＲＵ−１〔ＡＣＣＥＳＳ＝Ｍ
ＲＵの場合〕 ＬＲＵ＋１＝ＬＲＵ＋１〔ＡＣＣＥＳ
Ｓ＝ＬＲＵの場合〕 ＋Ｌ
ＲＵ〔ＡＣＣＥＳＳ＜＞ＬＲＵの場合〕 ＬＲＵ＝Ａ
ＣＣＥＳＳ
【００３７】従って、現存或はアクセスされるウエイは
ＬＲＵウエイにセットされる。これは、この位置がスヌ
ープヒットで無効にされ、従って入れ換えられない有効
データの機会が増加するので、プロセッサ基準の場合と
異なる。ＭＲＵウエイは、アクセスがＭＲＵウエイに対
してでないならば前のＭＲＵウエイに留まり、アクセス
がＭＲＵウエイに対するならば前のＭＲＵ−１にセット
される。ＬＲＵ＋１ウエイは、もしアクセスが前のＬＲ
Ｕウエイに対してであるならば前のＬＲＵ＋１にセット
され、もしアクセスが前のＬＲＵウエイに対してである
ならば前のＬＲＵウエイにセットされる。
ＬＲＵウエイにセットされる。これは、この位置がスヌ
ープヒットで無効にされ、従って入れ換えられない有効
データの機会が増加するので、プロセッサ基準の場合と
異なる。ＭＲＵウエイは、アクセスがＭＲＵウエイに対
してでないならば前のＭＲＵウエイに留まり、アクセス
がＭＲＵウエイに対するならば前のＭＲＵ−１にセット
される。ＬＲＵ＋１ウエイは、もしアクセスが前のＬＲ
Ｕウエイに対してであるならば前のＬＲＵ＋１にセット
され、もしアクセスが前のＬＲＵウエイに対してである
ならば前のＬＲＵウエイにセットされる。
【００３８】従って、入れ換え、再入れ換えがプロセッ
サアクセスの回数、ウエイの使用歴に好ましく基づいて
いる。
サアクセスの回数、ウエイの使用歴に好ましく基づいて
いる。
【００３９】この入れ換えは、図５に示す一連のマルチ
プレクサを用いて展開される。ＬＲＵＲＡＭ１１６の２
つの入力であるＬＩＮ＜１，０＞信号は、２ビット幅の
２対１マルチプレクサ３５０の反転出力から供給される
。マルチプレクサ３５０の選択入力は、ＬＲＵＩＮＩＴ
＊信号が入力されるインバータ３５２の出力から供給さ
れる。マルチプレクサ３５０のＢ入力には、ＬＲＵＩＮ
ＩＴ＊信号をＬで示すように、もしＬＲＵＲＡＭ１１６
が初期化されるならば、ＬＩＮ＜１，０＞信号は、ウエ
イ０が最近最小使用であることを指示する２つのＬを送
るように、２つのＨ値（１値）を受信する。マルチプレ
クサ３５０の２組のＡ入力には、２ビット幅の４対１マ
ルチプレクサ３５４の出力が各々供給される。マルチプ
レクサ３５４のＢ選択入力にはＳＮＰＣＹＣＬＥ信号が
供給され、一方マルチプレクサ選択の低次ビット即ちＡ
入力に、２入力アンドゲート３５６の出力が供給される
。アンドゲート３５６の一入力は、ＳＮＰＣＹＣＬＥ＊
信号、即ちＳＮＰＣＹＣＬＥ信号の反転信号であり、他
の入力がＬＲＵ ＥＱ ＡＣＣＥＳＳ＊信号である
。 マルチプレクサ３５４は、００入力にＢＬＯＵＴ＜３，
２＞＊信号が供給され、０１入力にＢＬＯＵＴ＜１，０
＞＊信号が供給され、１０入力にＡＣＣＥＳＳ＜１，０
＞信号が供給され、１１入力にＬ値（０値）が供給され
る。それ故、スヌープサイクルが発生した時には、マル
チプレクサ３５４で１０入力が選択される。従って、ス
ヌープサイクルのアクセスされたウエイは常に最近最小
使用（ＬＲＵ）として指示される。スヌープサイクルが
発生しない時には、アクセスされるウエイが前のＬＲＵ
であるか否かに依存して、００或いは０１入力が選択さ
れる。もしそうであれば、ＢＬＯＵＴ＜３，２＞＊信号
或はＬＲＵ＋１値がＬＲＵに供給される。もしそうでな
ければ、一入力が選択され、現行のＬＲＵ値が通り過ぎ
て、ＬＲＵ値に留まる。
プレクサを用いて展開される。ＬＲＵＲＡＭ１１６の２
つの入力であるＬＩＮ＜１，０＞信号は、２ビット幅の
２対１マルチプレクサ３５０の反転出力から供給される
。マルチプレクサ３５０の選択入力は、ＬＲＵＩＮＩＴ
＊信号が入力されるインバータ３５２の出力から供給さ
れる。マルチプレクサ３５０のＢ入力には、ＬＲＵＩＮ
ＩＴ＊信号をＬで示すように、もしＬＲＵＲＡＭ１１６
が初期化されるならば、ＬＩＮ＜１，０＞信号は、ウエ
イ０が最近最小使用であることを指示する２つのＬを送
るように、２つのＨ値（１値）を受信する。マルチプレ
クサ３５０の２組のＡ入力には、２ビット幅の４対１マ
ルチプレクサ３５４の出力が各々供給される。マルチプ
レクサ３５４のＢ選択入力にはＳＮＰＣＹＣＬＥ信号が
供給され、一方マルチプレクサ選択の低次ビット即ちＡ
入力に、２入力アンドゲート３５６の出力が供給される
。アンドゲート３５６の一入力は、ＳＮＰＣＹＣＬＥ＊
信号、即ちＳＮＰＣＹＣＬＥ信号の反転信号であり、他
の入力がＬＲＵ ＥＱ ＡＣＣＥＳＳ＊信号である
。 マルチプレクサ３５４は、００入力にＢＬＯＵＴ＜３，
２＞＊信号が供給され、０１入力にＢＬＯＵＴ＜１，０
＞＊信号が供給され、１０入力にＡＣＣＥＳＳ＜１，０
＞信号が供給され、１１入力にＬ値（０値）が供給され
る。それ故、スヌープサイクルが発生した時には、マル
チプレクサ３５４で１０入力が選択される。従って、ス
ヌープサイクルのアクセスされたウエイは常に最近最小
使用（ＬＲＵ）として指示される。スヌープサイクルが
発生しない時には、アクセスされるウエイが前のＬＲＵ
であるか否かに依存して、００或いは０１入力が選択さ
れる。もしそうであれば、ＢＬＯＵＴ＜３，２＞＊信号
或はＬＲＵ＋１値がＬＲＵに供給される。もしそうでな
ければ、一入力が選択され、現行のＬＲＵ値が通り過ぎ
て、ＬＲＵ値に留まる。
【００４０】ＬＲＵＲＡＭ１１６にＬＩＮ＜３，２＞信
号即ちＬＲＵ＋１情報を供給するためには、２ビット幅
の２対１マルチプレクサ３５８が用いられる。ＬＩＮ＜
３，２＞信号は、選択入力がインバータ３５２の出力か
ら供給される、マルチプレクサ３５８の反転出力から供
給される。マルチプレクサ３５８のＢ即ち第２チャンネ
ル入力には、ＬＲＵの開始時に、ＬＲＵ＋１指示がウエ
イ１であるように、Ｈ及びＬ信号が各々供給される。マ
ルチプレクサ３５８のＡ入力には、２ビット幅の４対１
マルチプレクサ３６０の出力が各々供給される。マルチ
プレクサ３６０は、００入力にＢＬＯＵＴ＜３，２＞＊
信号が供給され、０１入力にＭＲＵ−１＜１，０＞＊信
号が供給され、１０入力にＢＬＯＵＴ＜１，０＞＊信号
が供給され、１１入力にＬ値（０値）が供給される。マ
ルチプレクサ３６０の選択入力のＬＳＢは、２入力ノア
ゲート３６２の出力から供給される。このノアゲート３
６２は、反転入力がＳＮＰＣＹＣＬＥ信号に接続され、
他の入力が２入力アンドゲート３６４の出力に接続され
る。アンドゲート３６４は、一入力がＬＲＵ ＥＱ
号即ちＬＲＵ＋１情報を供給するためには、２ビット幅
の２対１マルチプレクサ３５８が用いられる。ＬＩＮ＜
３，２＞信号は、選択入力がインバータ３５２の出力か
ら供給される、マルチプレクサ３５８の反転出力から供
給される。マルチプレクサ３５８のＢ即ち第２チャンネ
ル入力には、ＬＲＵの開始時に、ＬＲＵ＋１指示がウエ
イ１であるように、Ｈ及びＬ信号が各々供給される。マ
ルチプレクサ３５８のＡ入力には、２ビット幅の４対１
マルチプレクサ３６０の出力が各々供給される。マルチ
プレクサ３６０は、００入力にＢＬＯＵＴ＜３，２＞＊
信号が供給され、０１入力にＭＲＵ−１＜１，０＞＊信
号が供給され、１０入力にＢＬＯＵＴ＜１，０＞＊信号
が供給され、１１入力にＬ値（０値）が供給される。マ
ルチプレクサ３６０の選択入力のＬＳＢは、２入力ノア
ゲート３６２の出力から供給される。このノアゲート３
６２は、反転入力がＳＮＰＣＹＣＬＥ信号に接続され、
他の入力が２入力アンドゲート３６４の出力に接続され
る。アンドゲート３６４は、一入力がＬＲＵ ＥＱ
【
００４１】ＡＣＣＥＳＳ＊信号であり、他の入力がＬＲ
Ｕ＋１ ＥＱ ＡＣＣＥＳＳ＊信号である。マルチ
プレクサ３６０の高次選択入力が２入力にアンドゲート
３６６の出力から供給される。このアンドゲート３６６
は、一入力がＳＮＰＣＹＣＬＥ信号であり、他の入力が
ＬＲＵ ＥＱ ＡＣＣＥＳＳ＊信号である。関連の
ロジック回路３６２、３６４及び３６６を伴うマルチプ
レクサ３６０及び３５８の接続は、スヌープ及びプロセ
ッササイクルのために前述したＬＲＵ＋１の等式を形成
する。
００４１】ＡＣＣＥＳＳ＊信号であり、他の入力がＬＲ
Ｕ＋１ ＥＱ ＡＣＣＥＳＳ＊信号である。マルチ
プレクサ３６０の高次選択入力が２入力にアンドゲート
３６６の出力から供給される。このアンドゲート３６６
は、一入力がＳＮＰＣＹＣＬＥ信号であり、他の入力が
ＬＲＵ ＥＱ ＡＣＣＥＳＳ＊信号である。関連の
ロジック回路３６２、３６４及び３６６を伴うマルチプ
レクサ３６０及び３５８の接続は、スヌープ及びプロセ
ッササイクルのために前述したＬＲＵ＋１の等式を形成
する。
【００４２】ＭＲＵ即ちＬＩＮ＜５，４＞ビットは、２
ビット幅の２対１マルチプレクサ３６８の反転出力から
供給される。マルチプレクサ３６８の選択入力がインバ
ータ３５２の出力から供給され、一方、Ｂ即ち第２チャ
ンネル入力には、ＬＲＵＲＡＭ１１６の開始時に、ＭＲ
Ｕウエイがウエイ３となるように、２つのＬが各々接続
される。マルチプレクサ３６８のＡ入力には、２ビット
幅の４対１マルチプレクサ３７０の出力が各々供給され
る。マルチプレクサ３７０は、００入力にＢＬＯＵＴ＜
５，４＞＊信号が供給され、０１入力にＭＲＵ−１＜１
，０＞＊信号が供給され、１０入力にＡＣＣＥＳＳ＜１
，０＞信号が供給され、１１入力にＬ値が各々供給され
る。マルチプレクサ３７０のＬＳ選択Ｂは、２入力ノア
ゲート３７２の出力から供給される。このノアゲート３
７２は、一入力がＭＲＵ ＥＱＡＣＣＥＳＳ＊信号か
ら供給され、他の入力がＳＮＰＣＹＣＬＥ＊信号を受信
する。マルチプレクサ３７０の高次選択入力がＳＮＰＣ
ＹＣＬＥ＊信号に接続される。それ故、マルチプレクサ
３６８及び３７０及びゲート３７２の合同は、前述した
ようにＭＲＵの等式の機能を形成する。
ビット幅の２対１マルチプレクサ３６８の反転出力から
供給される。マルチプレクサ３６８の選択入力がインバ
ータ３５２の出力から供給され、一方、Ｂ即ち第２チャ
ンネル入力には、ＬＲＵＲＡＭ１１６の開始時に、ＭＲ
Ｕウエイがウエイ３となるように、２つのＬが各々接続
される。マルチプレクサ３６８のＡ入力には、２ビット
幅の４対１マルチプレクサ３７０の出力が各々供給され
る。マルチプレクサ３７０は、００入力にＢＬＯＵＴ＜
５，４＞＊信号が供給され、０１入力にＭＲＵ−１＜１
，０＞＊信号が供給され、１０入力にＡＣＣＥＳＳ＜１
，０＞信号が供給され、１１入力にＬ値が各々供給され
る。マルチプレクサ３７０のＬＳ選択Ｂは、２入力ノア
ゲート３７２の出力から供給される。このノアゲート３
７２は、一入力がＭＲＵ ＥＱＡＣＣＥＳＳ＊信号か
ら供給され、他の入力がＳＮＰＣＹＣＬＥ＊信号を受信
する。マルチプレクサ３７０の高次選択入力がＳＮＰＣ
ＹＣＬＥ＊信号に接続される。それ故、マルチプレクサ
３６８及び３７０及びゲート３７２の合同は、前述した
ようにＭＲＵの等式の機能を形成する。
【００４３】このＬＲＵ再入れ換えロジックは、各アク
セス毎に働き、それ故チップ選択及び書込制御ロジック
は、プロセッサ読出或は書込ヒット操作、スヌープヒッ
ト操作及び入れ換え即ちプロセッサ読出ミス操作でのみ
のＬＲＵ再入れ換え情報を好ましくセーブすることが必
要である。このロジックは、図５以下の図面に各々詳述
される。
セス毎に働き、それ故チップ選択及び書込制御ロジック
は、プロセッサ読出或は書込ヒット操作、スヌープヒッ
ト操作及び入れ換え即ちプロセッサ読出ミス操作でのみ
のＬＲＵ再入れ換え情報を好ましくセーブすることが必
要である。このロジックは、図５以下の図面に各々詳述
される。
【００４４】ＬＲＵロジック１１８の機能の１つは、ウ
エイデータが入れ換え状況において配置されるべき位置
の指示をタイミング及び制御ロジック１０２に供給する
ことである。このロジックは図６に示される。２入力ア
ンドゲート４００は、入力としてＢＬＯＵＴ＜１＞＊及
びＬＲＵＩＮＩＴ＊信号を受信する。第２の２入力アン
ドゲート４０２は、入力としてＢＬＯＵＴ＜０＞＊及び
ＬＲＵＩＮＩＴ＊信号を受信する。アンドゲート４００
の出力にはインバータ４０４が接続され、一方アンドゲ
ート４０２の出力にはインバータ４０６が接続される。 所望のＬＲＵウエイの指示は、４個の２入力ナンドゲー
ト４０８、４１０、４１２及び４１４から供給される。 ナンドゲート４０８は、２つの入力がアンドゲート４０
０の出力及びアンドゲート４０２の出力であり、その出
力がウエイ３を用いるべきことを指示するＬＲＵＷＡＹ
＜３＞＊信号である。ナンドゲート４１０は、２つの入
力にアンドゲート４００の出力及びインバータ４０６の
出力が供給されて、その出力がウエイ２を選択すべきこ
とを指示するＬＲＵＷＡＹ＜２＞＊信号である。ナンド
ゲート４１２は、２つの入力がアンドゲート４０２の出
力及びインバータ４０４の出力であり、その出力がウエ
イ１を使用すべきことを指示するＬＲＵＷＡＹ＜１＞＊
信号を送出する。ＬＲＵＷＡＹ＜０＞＊信号は、入力と
してインバータ４０４及び４０６の出力を受信するナン
ドゲート４１４の出力として形成される。従って、入れ
換え操作のために、ＬＲＵウエイが直接指示され、タイ
ミング及び制御ロジック１０２で使用するためにデコー
ドされる。
エイデータが入れ換え状況において配置されるべき位置
の指示をタイミング及び制御ロジック１０２に供給する
ことである。このロジックは図６に示される。２入力ア
ンドゲート４００は、入力としてＢＬＯＵＴ＜１＞＊及
びＬＲＵＩＮＩＴ＊信号を受信する。第２の２入力アン
ドゲート４０２は、入力としてＢＬＯＵＴ＜０＞＊及び
ＬＲＵＩＮＩＴ＊信号を受信する。アンドゲート４００
の出力にはインバータ４０４が接続され、一方アンドゲ
ート４０２の出力にはインバータ４０６が接続される。 所望のＬＲＵウエイの指示は、４個の２入力ナンドゲー
ト４０８、４１０、４１２及び４１４から供給される。 ナンドゲート４０８は、２つの入力がアンドゲート４０
０の出力及びアンドゲート４０２の出力であり、その出
力がウエイ３を用いるべきことを指示するＬＲＵＷＡＹ
＜３＞＊信号である。ナンドゲート４１０は、２つの入
力にアンドゲート４００の出力及びインバータ４０６の
出力が供給されて、その出力がウエイ２を選択すべきこ
とを指示するＬＲＵＷＡＹ＜２＞＊信号である。ナンド
ゲート４１２は、２つの入力がアンドゲート４０２の出
力及びインバータ４０４の出力であり、その出力がウエ
イ１を使用すべきことを指示するＬＲＵＷＡＹ＜１＞＊
信号を送出する。ＬＲＵＷＡＹ＜０＞＊信号は、入力と
してインバータ４０４及び４０６の出力を受信するナン
ドゲート４１４の出力として形成される。従って、入れ
換え操作のために、ＬＲＵウエイが直接指示され、タイ
ミング及び制御ロジック１０２で使用するためにデコー
ドされる。
【００４５】ＴＡＧＷＥ信号は、図６に示すように生成
される。ＢＡＤＳ信号、即ちプロセッサ制御バスに供給
されるＡＤＳ＊信号のバッファされた反転信号は、２入
力ナンドゲート４２０の一入力として供給される。タグ
アクセス早見サイクルが進行していることを指示するＴ
ＡＧＥＮ信号は、ナンドゲート４２０の第２入力として
供給される。このナンドゲート４２０の出力は４入力ナ
ンドゲート４２２の一入力である。このナンドゲート４
２２の第２入力は、プロセッサ２０或はプロセッサバス
が状態（ステート）Ｔ２Ｐでないことを指示するＴ２Ｐ
＊信号である。このステート状況は、図３のタイミング
図に示しているが、プロセッサバスのステートは示さな
い。ナンドゲート４２２は、第３入力が書込操作の進行
中及びバスマスタの制御中を指示するＳＮＰＷＥ＊信号
であり、第４入力に２入力ナンドゲート４２４の出力が
供給される。ナンドゲート４２４は、１入力がもし必要
ならば、タグ或はＬＲＵ値が更新或は書込まれるステー
トにバスサイクルがある時に発生するＳＹＣＴＡＧ信号
であり、第２入力がＤ型フリップフロップ４２６の非反
転出力である。このフリップフロップ４２６は、Ｄ入力
にナンドゲート４２２の出力が供給され、クロック信号
がＣＬＫ２信号から供給される。勿論フリップフロップ
４２６の非反転出力がラッチ４２８のＤ入力に供給され
る。このラッチ４２８は、反転イネーブル入力にＣＬＫ
２出力が接続され、反転出力がインバータ４３０に接続
される。インバータ４３０の出力はＴＡＧＷＥ信号であ
る。従って、ＴＡＧＷＥ信号が図３に示すように生成さ
れる。
される。ＢＡＤＳ信号、即ちプロセッサ制御バスに供給
されるＡＤＳ＊信号のバッファされた反転信号は、２入
力ナンドゲート４２０の一入力として供給される。タグ
アクセス早見サイクルが進行していることを指示するＴ
ＡＧＥＮ信号は、ナンドゲート４２０の第２入力として
供給される。このナンドゲート４２０の出力は４入力ナ
ンドゲート４２２の一入力である。このナンドゲート４
２２の第２入力は、プロセッサ２０或はプロセッサバス
が状態（ステート）Ｔ２Ｐでないことを指示するＴ２Ｐ
＊信号である。このステート状況は、図３のタイミング
図に示しているが、プロセッサバスのステートは示さな
い。ナンドゲート４２２は、第３入力が書込操作の進行
中及びバスマスタの制御中を指示するＳＮＰＷＥ＊信号
であり、第４入力に２入力ナンドゲート４２４の出力が
供給される。ナンドゲート４２４は、１入力がもし必要
ならば、タグ或はＬＲＵ値が更新或は書込まれるステー
トにバスサイクルがある時に発生するＳＹＣＴＡＧ信号
であり、第２入力がＤ型フリップフロップ４２６の非反
転出力である。このフリップフロップ４２６は、Ｄ入力
にナンドゲート４２２の出力が供給され、クロック信号
がＣＬＫ２信号から供給される。勿論フリップフロップ
４２６の非反転出力がラッチ４２８のＤ入力に供給され
る。このラッチ４２８は、反転イネーブル入力にＣＬＫ
２出力が接続され、反転出力がインバータ４３０に接続
される。インバータ４３０の出力はＴＡＧＷＥ信号であ
る。従って、ＴＡＧＷＥ信号が図３に示すように生成さ
れる。
【００４６】操作がスヌープサイクルにあるか否かを決
定するためにステートマシンが形成される。このステー
トマシンは図８に示される。３入力ノアゲート４４０に
は、Ｌの時にプロセッサバスがステートＴ１にあること
を指示するＴ１＊信号、Ｌの時にプロセッサ２０がホー
ルド状態にあることを指示するＨＯＬＤＡ＊信号、及び
Ｌの時にスヌープ書込操作が発生していることを指示す
るＳＮＰＳＴＢ＊信号即ちスヌープストローブ信号が各
々供給される。このノアゲート４４０の出力がＤ型フリ
ップフロップ４４２のＤ入力に供給される。フリップフ
ロップ４４２は、クロック入力にＣＬＫ２信号が供給さ
れ、非反転出力がＤ型フリップフロップ４４４のＤ入力
に供給される。このフリップフロップ４４４は、クロッ
ク入力にＣＬＫ２信号が供給され、非反転出力がＳＮＯ
ＯＰＩＮＧ信号であり、反転出力がＬの時にスヌープサ
イクルの進行中を指示するＳＮＰＣＹＣＬＥ＊信号であ
る。ＳＮＰＣＹＣＬＥ＊信号は、２個のノアゲート４４
６及び４４８の入力に各々供給される。ノアゲート４４
６の第２入力には、２入力アンドゲート４５０の出力が
供給される。アンドゲート４５０は、一入力にＤ型フリ
ップフロップ４５２の反転出力が供給され、他の入力に
Ｄ型フリップフロップ４５４の反転出力が供給される。 フリップフロップ４５２及び４５４は、ＣＬＫ２信号で
クロックされる。ノアゲート４４６の出力は、フリップ
フロップ４５２のＤ入力と、インバータ４５６とに供給
される。インバータ４５６の出力がＳＮＰＷＥ＊信号で
ある。フリップフロップ４５２は、非反転出力がＳＮＰ
Ｂ信号であり、反転出力がＳＮＰＢ＊信号である。ＳＮ
ＰＢ＊信号は、２入力アンドゲート４５８の一入力に供
給される。このアンドゲート４５８は、他の入力にフリ
ップフロップ４５４の出力が供給されて、その出力がノ
アゲート４４８の第２入力に接続される。フリップフロ
ップ４５４のＤ入力にはノアゲート４４８の出力が接続
される。従って、ステートマシンは、スヌープ操作のサ
イクルを追跡するように展開される。
定するためにステートマシンが形成される。このステー
トマシンは図８に示される。３入力ノアゲート４４０に
は、Ｌの時にプロセッサバスがステートＴ１にあること
を指示するＴ１＊信号、Ｌの時にプロセッサ２０がホー
ルド状態にあることを指示するＨＯＬＤＡ＊信号、及び
Ｌの時にスヌープ書込操作が発生していることを指示す
るＳＮＰＳＴＢ＊信号即ちスヌープストローブ信号が各
々供給される。このノアゲート４４０の出力がＤ型フリ
ップフロップ４４２のＤ入力に供給される。フリップフ
ロップ４４２は、クロック入力にＣＬＫ２信号が供給さ
れ、非反転出力がＤ型フリップフロップ４４４のＤ入力
に供給される。このフリップフロップ４４４は、クロッ
ク入力にＣＬＫ２信号が供給され、非反転出力がＳＮＯ
ＯＰＩＮＧ信号であり、反転出力がＬの時にスヌープサ
イクルの進行中を指示するＳＮＰＣＹＣＬＥ＊信号であ
る。ＳＮＰＣＹＣＬＥ＊信号は、２個のノアゲート４４
６及び４４８の入力に各々供給される。ノアゲート４４
６の第２入力には、２入力アンドゲート４５０の出力が
供給される。アンドゲート４５０は、一入力にＤ型フリ
ップフロップ４５２の反転出力が供給され、他の入力に
Ｄ型フリップフロップ４５４の反転出力が供給される。 フリップフロップ４５２及び４５４は、ＣＬＫ２信号で
クロックされる。ノアゲート４４６の出力は、フリップ
フロップ４５２のＤ入力と、インバータ４５６とに供給
される。インバータ４５６の出力がＳＮＰＷＥ＊信号で
ある。フリップフロップ４５２は、非反転出力がＳＮＰ
Ｂ信号であり、反転出力がＳＮＰＢ＊信号である。ＳＮ
ＰＢ＊信号は、２入力アンドゲート４５８の一入力に供
給される。このアンドゲート４５８は、他の入力にフリ
ップフロップ４５４の出力が供給されて、その出力がノ
アゲート４４８の第２入力に接続される。フリップフロ
ップ４５４のＤ入力にはノアゲート４４８の出力が接続
される。従って、ステートマシンは、スヌープ操作のサ
イクルを追跡するように展開される。
【００４７】フリップフロップ４５４の反転信号即ちＳ
ＮＰＡ＊信号及びＳＮＯＯＰＩＮＧ信号は、２個の３入
力ナンドゲート４６０及び４６２に供給される。ナンド
ゲート４６０の第３入力がＳＮＰＢ＊信号であり、一方
ナンドゲート４６２の第３入力がＳＮＰＢ信号である。 ナンドゲート４６０の出力は、タグ読出操作を形成する
スヌープバスサイクルの時間を指示するＳＮＰＣＨＥＣ
Ｋ＊信号であり、一方ナンドゲート４６２の出力が２入
力オアゲート４６４の一入力として供給される。オアゲ
ート４６４の他の入力は、後に定義するＩＨＩＴ＊信号
であり、その出力が後述されるＳＮＰＬＲＵ＊信号であ
る。
ＮＰＡ＊信号及びＳＮＯＯＰＩＮＧ信号は、２個の３入
力ナンドゲート４６０及び４６２に供給される。ナンド
ゲート４６０の第３入力がＳＮＰＢ＊信号であり、一方
ナンドゲート４６２の第３入力がＳＮＰＢ信号である。 ナンドゲート４６０の出力は、タグ読出操作を形成する
スヌープバスサイクルの時間を指示するＳＮＰＣＨＥＣ
Ｋ＊信号であり、一方ナンドゲート４６２の出力が２入
力オアゲート４６４の一入力として供給される。オアゲ
ート４６４の他の入力は、後に定義するＩＨＩＴ＊信号
であり、その出力が後述されるＳＮＰＬＲＵ＊信号であ
る。
【００４８】比較器１１２を形成する回路の部分は図９
に示す。図示の回路は、ＭＡＴＣＨ（一致）及びヒット
が展開されたか否かを決定する。図９には、比較器１１
２の１つのウエイのみが示されるが、比較器１１２には
、４グループの類似回路が形成されて、４ウエイの各々
毎に比較操作を形成することが注目される。グループ間
の差異は図面で小文字のｎで表示される。タグＲＡＭ１
１０からの記憶されたタグアドレス出力即ちＴＯＵＴｎ
＜２３〜１０＞は、一群１４個のイコールゲート４７０
に各々供給される。イコールゲート４７０の各他入力に
は、一連（一群）のイコールゲート４７０が早見を形成
し、タグアドレス値が現在のアドレス値と等しいかどう
かを決定するマッチングを形成するように、プロセッサ
アドレスバスＰＡの２３〜１０位ビットが供給される。 イコールゲート４７０の１４個の出力は、一連のアンド
ゲート４７２、４７４、４７６及び４７８に供給される
。これらアンドゲートは、４入力型で、アンドゲート４
７２、４７４及び４７６の全入力と、アンドゲート４７
８の２つの入力とにイコールゲート４７０の各出力が接
続される。アンドゲート４７８の第３入力は、タグが有
効であるか否かを指示するために、特定のウエイ毎にタ
グ有効ＲＡＭ１１４から供給されるＭＯＵＴ＜ｎ＞信号
である。アンドゲート４７８の第４入力には３入力アン
ドゲート４８０の出力が供給される。このアンドゲート
４８０の一入力には３入力ナンドゲート４８２の出力が
供給される。ナンドゲート４８２の入力は、読出操作の
進行中を指示するＣＣＨＥＲＤ１＊信号、書込操作の進
行中を指示するＣＣＨＥＷＲ＊信号及びＳＮＰＣＹＣＬ
Ｅ＊信号である。一方、アンドゲート４８０の第２入力
は、キャッシュシステム２４がイネーブルであることを
指示するＣＣＨＥＮ信号である。これは、キャッシュシ
ステム２４におけるアドレスできるレジスタ（図示略）
の出力として形成される。アンドゲート４８０の第４入
力は、キャッシュシステム２４が準備できず、或は現行
のサイクルを進行でき、読出ミスが強制されることを指
示するＢＹＰＡＳＳ＊信号である。この信号は、起こり
得るコヒーレンシ問題が関わらないように、一斉操作中
にのみ有効である。従って、アンドゲート４７２、４７
４、４７６及び４７８は、アドレスが等しいか、タグが
有効かどうかの決定を完成するために使用される。
に示す。図示の回路は、ＭＡＴＣＨ（一致）及びヒット
が展開されたか否かを決定する。図９には、比較器１１
２の１つのウエイのみが示されるが、比較器１１２には
、４グループの類似回路が形成されて、４ウエイの各々
毎に比較操作を形成することが注目される。グループ間
の差異は図面で小文字のｎで表示される。タグＲＡＭ１
１０からの記憶されたタグアドレス出力即ちＴＯＵＴｎ
＜２３〜１０＞は、一群１４個のイコールゲート４７０
に各々供給される。イコールゲート４７０の各他入力に
は、一連（一群）のイコールゲート４７０が早見を形成
し、タグアドレス値が現在のアドレス値と等しいかどう
かを決定するマッチングを形成するように、プロセッサ
アドレスバスＰＡの２３〜１０位ビットが供給される。 イコールゲート４７０の１４個の出力は、一連のアンド
ゲート４７２、４７４、４７６及び４７８に供給される
。これらアンドゲートは、４入力型で、アンドゲート４
７２、４７４及び４７６の全入力と、アンドゲート４７
８の２つの入力とにイコールゲート４７０の各出力が接
続される。アンドゲート４７８の第３入力は、タグが有
効であるか否かを指示するために、特定のウエイ毎にタ
グ有効ＲＡＭ１１４から供給されるＭＯＵＴ＜ｎ＞信号
である。アンドゲート４７８の第４入力には３入力アン
ドゲート４８０の出力が供給される。このアンドゲート
４８０の一入力には３入力ナンドゲート４８２の出力が
供給される。ナンドゲート４８２の入力は、読出操作の
進行中を指示するＣＣＨＥＲＤ１＊信号、書込操作の進
行中を指示するＣＣＨＥＷＲ＊信号及びＳＮＰＣＹＣＬ
Ｅ＊信号である。一方、アンドゲート４８０の第２入力
は、キャッシュシステム２４がイネーブルであることを
指示するＣＣＨＥＮ信号である。これは、キャッシュシ
ステム２４におけるアドレスできるレジスタ（図示略）
の出力として形成される。アンドゲート４８０の第４入
力は、キャッシュシステム２４が準備できず、或は現行
のサイクルを進行でき、読出ミスが強制されることを指
示するＢＹＰＡＳＳ＊信号である。この信号は、起こり
得るコヒーレンシ問題が関わらないように、一斉操作中
にのみ有効である。従って、アンドゲート４７２、４７
４、４７６及び４７８は、アドレスが等しいか、タグが
有効かどうかの決定を完成するために使用される。
【００４９】検査されるタグ値を持つ外に、ライン値が
有効であることも要求される。この結果、ライン有効出
力がタグＲＡＭ１１０から８対１マルチプレクサ４８４
に供給される。プロセッサアドレスビット３〜１は、マ
ルチプレクサ選択入力に供給されて、適切な１６ビット
のライン有効ビットがマルチプレクサ４８４の出力から
供給される。
有効であることも要求される。この結果、ライン有効出
力がタグＲＡＭ１１０から８対１マルチプレクサ４８４
に供給される。プロセッサアドレスビット３〜１は、マ
ルチプレクサ選択入力に供給されて、適切な１６ビット
のライン有効ビットがマルチプレクサ４８４の出力から
供給される。
【００５０】種々のヒット指示が比較器１１２で形成さ
れる。ＭＡＴＣＨ＜ｎ＞＊信号は４入力ナンドゲート４
８６の出力である。従って、ＭＡＴＣＨ＜ｎ＞＊信号は
、有効タグ一致が発生したことを指示するが、ラインが
かならずしも有効であることを指示しない。ＴＡＧＩＨ
ＩＴ＜ｎ＞＊信号は、ライン有効情報と協働ぜす、５入
力ナンドゲート４８８の出力として形成される。マルチ
プレクサ４８４の出力及び４個のアンドゲート４７２〜
４７８の出力は、ナンドゲート４８８の入力である。
れる。ＭＡＴＣＨ＜ｎ＞＊信号は４入力ナンドゲート４
８６の出力である。従って、ＭＡＴＣＨ＜ｎ＞＊信号は
、有効タグ一致が発生したことを指示するが、ラインが
かならずしも有効であることを指示しない。ＴＡＧＩＨ
ＩＴ＜ｎ＞＊信号は、ライン有効情報と協働ぜす、５入
力ナンドゲート４８８の出力として形成される。マルチ
プレクサ４８４の出力及び４個のアンドゲート４７２〜
４７８の出力は、ナンドゲート４８８の入力である。
【００５１】４ウエイ毎のＴＡＧＩＨＩＴ＜ｎ＞＊信号
は、４入力アンドゲート５００の４つの入力として供給
される（図１０）。アンドゲート５００の出力は、Ｌの
時にいずれかのウエイでヒットが決定されたことを指示
するＩＨＩＴ＊信号である。勿論、４つのＴＡＧＩＨＩ
Ｔ＜ｎ＞＊信号は、第２の４入力アンドゲート５０２に
供給される。４ウエイ毎のＭＡＴＣＨ＜ｎ＞＊信号は、
４入力ナンドゲート５０４の入力に各々供給される。４
つのＭＡＴＣＨ信号は、４入力アンドゲート５０６の入
力にも供給される。３入力アンドゲート５０８は、それ
らの入力として、ＣＣＨＥＮ信号、ＢＹＰＡＳＳ＊信号
及び、入力としてＣＣＨＥＲＤ１＊信号を受信するイン
バータ５１０の出力を受信する。アンドゲート５０２の
出力、ナンドゲート５０４の出力、アンドゲート５０８
の出力及び、Ｌをアサートした時に、プロセッサバス上
でアドレスされた特定のアドレスがキャッシュ用のアド
レスでないことを指示するＮＣＡ＊信号は、４入力ナン
ドゲート５１２の４つの入力として供給される。ナンド
ゲート５１２の出力は、Ｌの時に、キャッシュ読出ミス
操作がライン無効化で発生したことを指示するＶＡＬＩ
ＤＡＴＥ＊信号である。アンドゲート５０２の出力、ア
ンドゲート５０６の出力、アンドゲート５０８の出力及
びＮＣＡ＊信号は、その出力がＡＬＬＯＣＡＴＥ＊信号
である、４入力ナンドゲート５１４の４つの入力に供給
される。ＡＬＬＯＣＡＴＥ＊信号は、Ｌの時に、プロセ
ッサ読出操作中にいずれかのキャッシュミスが発生し、
それ故新規なデータが供給されなればならず、或はキャ
ッシュに配置しなければならないことを指示する。
は、４入力アンドゲート５００の４つの入力として供給
される（図１０）。アンドゲート５００の出力は、Ｌの
時にいずれかのウエイでヒットが決定されたことを指示
するＩＨＩＴ＊信号である。勿論、４つのＴＡＧＩＨＩ
Ｔ＜ｎ＞＊信号は、第２の４入力アンドゲート５０２に
供給される。４ウエイ毎のＭＡＴＣＨ＜ｎ＞＊信号は、
４入力ナンドゲート５０４の入力に各々供給される。４
つのＭＡＴＣＨ信号は、４入力アンドゲート５０６の入
力にも供給される。３入力アンドゲート５０８は、それ
らの入力として、ＣＣＨＥＮ信号、ＢＹＰＡＳＳ＊信号
及び、入力としてＣＣＨＥＲＤ１＊信号を受信するイン
バータ５１０の出力を受信する。アンドゲート５０２の
出力、ナンドゲート５０４の出力、アンドゲート５０８
の出力及び、Ｌをアサートした時に、プロセッサバス上
でアドレスされた特定のアドレスがキャッシュ用のアド
レスでないことを指示するＮＣＡ＊信号は、４入力ナン
ドゲート５１２の４つの入力として供給される。ナンド
ゲート５１２の出力は、Ｌの時に、キャッシュ読出ミス
操作がライン無効化で発生したことを指示するＶＡＬＩ
ＤＡＴＥ＊信号である。アンドゲート５０２の出力、ア
ンドゲート５０６の出力、アンドゲート５０８の出力及
びＮＣＡ＊信号は、その出力がＡＬＬＯＣＡＴＥ＊信号
である、４入力ナンドゲート５１４の４つの入力に供給
される。ＡＬＬＯＣＡＴＥ＊信号は、Ｌの時に、プロセ
ッサ読出操作中にいずれかのキャッシュミスが発生し、
それ故新規なデータが供給されなればならず、或はキャ
ッシュに配置しなければならないことを指示する。
【００５２】ＬＲＵＲＡＭ１１６が活性化した時を決定
するために、ＬＲＡＭＣＳ信号を展開する必要がある。 ＬＲＡＭＣＳ信号は、２入力ナンドゲート５２０の出力
として形成される（図７）。ナンドゲート５２０の一入
力に２入力ナンドゲート５２２の出力が供給される。ナ
ンドゲート５２２の一入力は、アドレスがプロセッサバ
スに供給している時にＨとなるＡＤＳ信号である。ナン
ドゲート５２２の第２入力は、Ｄ型フリップフロップ５
２４の非反転出力である。フリップフロップ５２４のＤ
入力には、Ｔ１或はＴ２Ｐプロセッサ制御バスステート
の発生中を指示し、ＡＤＳで制限した時にプロセッササ
イクルのためのタグ読出操作が起こることを指示するＡ
ＳＹＮＣＴＡＧ信号が供給される。フリップフロップ５
２４のクロック入力がＣＬＫ２信号から供給される。
するために、ＬＲＡＭＣＳ信号を展開する必要がある。 ＬＲＡＭＣＳ信号は、２入力ナンドゲート５２０の出力
として形成される（図７）。ナンドゲート５２０の一入
力に２入力ナンドゲート５２２の出力が供給される。ナ
ンドゲート５２２の一入力は、アドレスがプロセッサバ
スに供給している時にＨとなるＡＤＳ信号である。ナン
ドゲート５２２の第２入力は、Ｄ型フリップフロップ５
２４の非反転出力である。フリップフロップ５２４のＤ
入力には、Ｔ１或はＴ２Ｐプロセッサ制御バスステート
の発生中を指示し、ＡＤＳで制限した時にプロセッササ
イクルのためのタグ読出操作が起こることを指示するＡ
ＳＹＮＣＴＡＧ信号が供給される。フリップフロップ５
２４のクロック入力がＣＬＫ２信号から供給される。
【００５３】ナンドゲート５２０の第２入力は、Ｄ型フ
リップフロップ５２６の反転出力から供給される。この
フリップフロップ５２６は、クロック入力がＣＬＫ２信
号から供給され、Ｄ入力に２入力ナンドゲート５２８の
出力が接続される。ナンドゲート５２８の一入力には２
入力ナンドゲート５３０の出力が接続される。ナンドゲ
ート５３０の一入力は、タグシステムが活性化し、更新
をすべきであることを指示するためのＣＣＨＥＮ信号及
びＢＹＰＡＳＳ＊信号の合同から展開された、タグ値が
更新されるべきことを指示するＴＡＧＵＰＤＥＮ信号で
ある。ナンドゲート５３０の第２入力には、２入力ナン
ドゲート５３２の出力が供給される。ナンドゲート５３
２の一入力がＳＮＰＬＲＵ＊信号であり、他の入力がＳ
ＮＰＣＨＥＣＫ＊信号である。ナンドゲート５２８の第
２入力には３入力ナンドゲート５３４の出力が供給され
る。ナンドゲート５３４は、一入力がＴＡＧＵＰＤＥＮ
信号であり、第２入力がＳＹＮＣＴＡＧ信号であり、第
３入力に３入力ナンドゲート５３６の出力が供給される
。ナンドゲート５３６の３つの入力は、ＡＬＬＯＣＡＴ
Ｅ＊、ＶＡＬＩＤＡＴＥ＊及びＩＨＩＴ＊信号である。 フリップフロップ５２６の非反転出力は、ＬＲＡＭＵＰ
Ｄ信号である。従って、スヌープサイクルが進行中で、
ヒットに基づくタグ値を検査する時となり、或はプロセ
ッサヒット或はキャッシュミスサイクルが発生している
ならば、タグＲＡＭ１１６がイネーブルである。
リップフロップ５２６の反転出力から供給される。この
フリップフロップ５２６は、クロック入力がＣＬＫ２信
号から供給され、Ｄ入力に２入力ナンドゲート５２８の
出力が接続される。ナンドゲート５２８の一入力には２
入力ナンドゲート５３０の出力が接続される。ナンドゲ
ート５３０の一入力は、タグシステムが活性化し、更新
をすべきであることを指示するためのＣＣＨＥＮ信号及
びＢＹＰＡＳＳ＊信号の合同から展開された、タグ値が
更新されるべきことを指示するＴＡＧＵＰＤＥＮ信号で
ある。ナンドゲート５３０の第２入力には、２入力ナン
ドゲート５３２の出力が供給される。ナンドゲート５３
２の一入力がＳＮＰＬＲＵ＊信号であり、他の入力がＳ
ＮＰＣＨＥＣＫ＊信号である。ナンドゲート５２８の第
２入力には３入力ナンドゲート５３４の出力が供給され
る。ナンドゲート５３４は、一入力がＴＡＧＵＰＤＥＮ
信号であり、第２入力がＳＹＮＣＴＡＧ信号であり、第
３入力に３入力ナンドゲート５３６の出力が供給される
。ナンドゲート５３６の３つの入力は、ＡＬＬＯＣＡＴ
Ｅ＊、ＶＡＬＩＤＡＴＥ＊及びＩＨＩＴ＊信号である。 フリップフロップ５２６の非反転出力は、ＬＲＡＭＵＰ
Ｄ信号である。従って、スヌープサイクルが進行中で、
ヒットに基づくタグ値を検査する時となり、或はプロセ
ッサヒット或はキャッシュミスサイクルが発生している
ならば、タグＲＡＭ１１６がイネーブルである。
【００５４】本発明の前の開示及び記載は、例示及び説
明のためになされたもので、寸法、形状、材料、部品、
回路要素、結線接続及び接点の種々の変更が、記載の回
路及び構成及び操作方法と同様に、本発明の技術的範囲
を逸脱しないでなされてもよい。
明のためになされたもので、寸法、形状、材料、部品、
回路要素、結線接続及び接点の種々の変更が、記載の回
路及び構成及び操作方法と同様に、本発明の技術的範囲
を逸脱しないでなされてもよい。
【００５５】
【発明の効果】以上説明したように、本発明による真性
ＬＲＵの入れ換え方法及び装置は、キャッシュメモリー
のヒット率を従来のそれより高めることができる。
ＬＲＵの入れ換え方法及び装置は、キャッシュメモリー
のヒット率を従来のそれより高めることができる。
【図１】本発明と協働するコンピュータシステムのブロ
ック図である。
ック図である。
【図２】図１のコンピュータのキャッシュシステムのブ
ロック図である。
ロック図である。
【図３】図１のコンピュータ及び図２のキャッシュシス
テムに使用される種々の信号のタイミング図である。
テムに使用される種々の信号のタイミング図である。
【図４】図２のキャッシュシステムの回路の部分概略図
である。
である。
【図５】図２のキャッシュシステムの回路の部分概略図
である。
である。
【図６】図２のキャッシュシステムの回路の部分概略図
である。
である。
【図７】図２のキャッシュシステムの回路の部分概略図
である。
である。
【図８】図２のキャッシュシステムの回路の部分概略図
である。
である。
【図９】図２のキャッシュシステムの回路の部分概略図
である。
である。
【図１０】図２のキャッシュシステムの回路の部分概略
図である。
図である。
２０ プロセッサ
２４ キャッシュシステム
１００ データＲＡＭ
１０２ タイミング及び制御ロジック１１０ タグ
ＲＡＭ １１４ タグ有効ＲＡＭ １１６ ＬＲＵＲＡＭ １１８ ＬＲＵロジック
ＲＡＭ １１４ タグ有効ＲＡＭ １１６ ＬＲＵＲＡＭ １１８ ＬＲＵロジック
Claims (7)
- 【請求項１】プロセッサと、メモリアクセス操作を形成
する他の手段とを有するコンピュータシステムに用いる
キャッシュシステムにおいて、キャッシュがｎウエイセ
ットアソシアティブキャッシュとして組織され、但しｎ
が２より大きく、キャッシュシステムがメモリアクセス
操作をモニターし、このキャッシュシステムは、メモリ
アドレスが供給された時と同時にアクセスされるビット
として、キャッシュシステムにおける各セット毎にｎ−
１使用年令用のウエイ使用歴の情報を記憶するメモリ手
段と、残りの使用歴のための各セットの残りのウエイ情
報を決定する手段と、プロセッサ形成或は他の手段形成
サイクルがモニターされたかどうかを決定する手段と、
各メモリアクセス毎にウエイ使用歴情報を入れ換える手
段とを備え、この入れ換え手段は、前記メモリ手段及び
前記残りのウエイ手段から既に記憶されたウエイ使用歴
情報を受信し、プロセッサキャッシュヒットでのアクセ
スされた位置を含むウエイ或はプロセッサキャッシュミ
スでアクセスされたウエイを最近最大使用ウエイにセッ
トし、他の記憶されたウエイ使用歴情報をプロセッサ使
用歴の順序に再配置して、スヌープ書込キャッシュヒッ
トでのアクセスされた位置を含む前記ウエイを最近最小
使用ウエイに配置し、他の記憶されたウエイ使用歴情報
をプロセッサ使用歴の順序に再配置し、プロセッサキャ
ッシュヒット、プロセッサ読出キャッシュミス及び他の
手段書込キャッシュヒットでの前記メモリ手段における
前記記憶された使用歴情報を更新して、前記入れ換え手
段で展開された入れ換えウエイ使用歴情報を反映するこ
とを特徴とするキャッシュシステム。 - 【請求項２】前記メモリ手段は、ｎ−１倍のウエイを識
別するに必要なビット数の幅を持つＲＡＭを含む請求項
１記載のキャッシュシステム。 - 【請求項３】前記入れ換え手段は、どの使用歴ウエイが
アクセスされたかを決定する手段を備えた請求項１記載
のキャッシュシステム。 - 【請求項４】前記入れ換え手段は、更に、ｎ−１個のマ
ルチプレクサを備え、各マルチプレクサは、前記メモリ
手段の定義された使用歴を持つウエイの情報を形成し、
前記マルチプレクサの入力がプロセッサ或は他の手段が
メモリサイクルを形成するか否か、使用歴を持つ特定の
ウエイが変更されるかどうかに基づいて選択される請求
項３記載のキャッシュシステム。 - 【請求項５】前記アクセスされた使用歴ウエイ決定手段
は、ウエイがアクセスされた情報を伴って、記憶された
使用歴ウエイ情報の各々を比較する手段を備えた請求項
３記載のキャッシュシステム。 - 【請求項６】前記残りのウエイ決定手段は、ｎ−１使用
歴ウエイ情報での排他的或は操作を形成する手段を備え
た請求項１記載のキャッシュシステム。 - 【請求項７】前記入れ換え手段は、メモリデータを記憶
するために、プロセッサ読出キャッシュミス操作中に使
用されるウエイを指示する手段を備えた請求項１記載の
キャッシュシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US53902690A | 1990-06-15 | 1990-06-15 | |
| US539,026 | 1990-06-15 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04233051A true JPH04233051A (ja) | 1992-08-21 |
Family
ID=24149447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3170562A Pending JPH04233051A (ja) | 1990-06-15 | 1991-06-15 | キャッシュシステム |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5325511A (ja) |
| EP (1) | EP0461923B1 (ja) |
| JP (1) | JPH04233051A (ja) |
| AT (1) | ATE158882T1 (ja) |
| DE (1) | DE69127773T2 (ja) |
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| EP0461923A2 (en) | 1991-12-18 |
| ATE158882T1 (de) | 1997-10-15 |
| DE69127773D1 (de) | 1997-11-06 |
| DE69127773T2 (de) | 1998-04-02 |
| EP0461923A3 (en) | 1992-03-25 |
| EP0461923B1 (en) | 1997-10-01 |
| US5325511A (en) | 1994-06-28 |
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