JPH04214668A - Master slice method semiconductor integrated circuit device - Google Patents

Master slice method semiconductor integrated circuit device

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JPH04214668A
JPH04214668A JP40202090A JP40202090A JPH04214668A JP H04214668 A JPH04214668 A JP H04214668A JP 40202090 A JP40202090 A JP 40202090A JP 40202090 A JP40202090 A JP 40202090A JP H04214668 A JPH04214668 A JP H04214668A
Authority
JP
Japan
Prior art keywords
wiring
basic
integrated circuit
contacts
semiconductor integrated
Prior art date
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Pending
Application number
JP40202090A
Other languages
Japanese (ja)
Inventor
Koichi Kato
晃一 加藤
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Faurecia Clarion Electronics Co Ltd
Original Assignee
Clarion Co Ltd
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Filing date
Publication date
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  • Semiconductor Integrated Circuits (AREA)

Abstract

PURPOSE:To reduce the wiring load by reducing a wiring area remarkably in a wiring region. CONSTITUTION:Inverters 11a-11c, each provided with a contact for input, a contact for output and a contact for injector, are so set side by side that the contacts for injector 5a-5c may be located on the same side to constitute a single basic cell 10. On this basic cell, wires are run between the contacts for input and the contacts for output to build up a basic logic circuit.

Description

【発明の詳細な説明】[Detailed description of the invention]

【0001】0001

【産業上の利用分野】本発明は、IIL論理回路素子を
用いたマスタースライス型半導体集積回路装置に係り、
特に、集積回路設計用基本セルに改良を施したマスター
スライス型半導体集積回路装置に関するものである。
[Field of Industrial Application] The present invention relates to a master slice type semiconductor integrated circuit device using IIL logic circuit elements.
In particular, the present invention relates to a master slice type semiconductor integrated circuit device in which basic cells for integrated circuit design are improved.

【0002】0002

【従来の技術】一般に、IIL論理回路素子を用いて、
マスタースライス型半導体集積回路装置を構成する場合
には、集積回路設計用の基本セルとして、3出力型イン
バータが用いられることが多い。
[Prior Art] Generally, using IIL logic circuit elements,
When constructing a master slice type semiconductor integrated circuit device, a three-output type inverter is often used as a basic cell for integrated circuit design.

【0003】図5は従来から用いられている基本セルの
一例を示したものであり、この様な基本セルを横に並べ
てマスタースライス型半導体集積回路装置が構成されて
いる。即ち、基本セル1は1つのIILインバータ2の
みから成り、これとワイヤードアンドで回路が構成され
ている。即ち、IILインバータ2に形成された複数個
のコンタクト3に、配線用アルミニウム4を用いて所望
の配線パターンが形成され、その端部が配線領域に引き
出されている。また、IILインバータ2の端部には、
インジェクタ用コンタクト5が形成され、電源配線であ
るINJライン6が形成されている。
FIG. 5 shows an example of a conventionally used basic cell, and a master slice type semiconductor integrated circuit device is constructed by arranging such basic cells side by side. That is, the basic cell 1 consists of only one IIL inverter 2, and a circuit is configured with this and a wired AND. That is, a desired wiring pattern is formed on a plurality of contacts 3 formed on the IIL inverter 2 using wiring aluminum 4, and the ends thereof are drawn out into the wiring area. In addition, at the end of the IIL inverter 2,
An injector contact 5 is formed, and an INJ line 6, which is a power supply wiring, is formed.

【0004】0004

【発明が解決しようとする課題】しかしながら、上記の
様な基本セルを用いた従来のマスタースライス型半導体
集積回路装置には、以下に述べる様な解決すべき課題が
あった。即ち、基本セル1はインバータのみから成り、
これとワイヤードアンドで回路を構成しているために、
基本的な論理回路を構成するのにも、配線領域において
素子間を結合する必要があり、配線領域内で複雑な配線
が必要となる。この配線が通常の配線に加重されるため
、配線面積が増大し、配線領域における面積効率が低下
していた。また、各素子間の配線も長くなるため、動作
速度が低下するといった欠点もあった。さらに、基本セ
ル1内で、配線を外部(配線領域)に引き出すために用
いられる部分が大きくなるため、セル内の面積効率も非
常に悪くなっていた。また、MOS論理回路等で一般に
用いられている配置配線の自動化アルゴリズムが利用し
にくく、また、利用できたとしても、配線効率が良くな
かった。さらに、インバータとワイヤードアンドで回路
が構成されるため、IIL用に回路の書き直しが必要と
なり、需要者のニーズに合わせた回路を設計するために
長時間を要するいった欠点もあった。
However, the conventional master slice type semiconductor integrated circuit device using the basic cell as described above has the following problems to be solved. That is, the basic cell 1 consists of only an inverter,
Since the circuit is configured with this and wired,
Even in order to configure a basic logic circuit, it is necessary to connect elements in a wiring area, and complicated wiring is required within the wiring area. Since this wiring is loaded with the normal wiring, the wiring area increases and the area efficiency in the wiring area decreases. Furthermore, since the wiring between each element becomes long, there is also a drawback that the operating speed decreases. Furthermore, since the portion within the basic cell 1 used for drawing out the wiring to the outside (wiring area) becomes large, the area efficiency within the cell becomes extremely poor. Furthermore, automated algorithms for placement and wiring commonly used in MOS logic circuits and the like are difficult to use, and even if they are available, the wiring efficiency is not good. Furthermore, since the circuit is configured with an inverter and a wired circuit, it is necessary to rewrite the circuit for IIL, and there is also the drawback that it takes a long time to design a circuit that meets the needs of the customer.

【0005】本発明は、上記の様な従来技術の欠点を解
決するために提案されたもので、その目的は、面積効率
が良好で、配置配線の自動化が容易な基本セルを用いる
ことにより、配線領域にかかる配線負荷の低減を図った
マスタースライス型半導体集積回路装置を提供すること
にある。
The present invention was proposed in order to solve the above-mentioned drawbacks of the prior art, and its purpose is to use a basic cell with good area efficiency and easy automation of placement and wiring. An object of the present invention is to provide a master slice type semiconductor integrated circuit device in which the wiring load applied to the wiring area is reduced.

【0006】[0006]

【課題を解決するための手段】本発明のマスタースライ
ス型半導体集積回路装置は、入力用コンタクト、出力用
コンタクト及びインジェクタ用コンタクトを備えたイン
バータを、インジェクタ用コンタクトが同じ側に来るよ
うに複数個並設して単一の基本セルを構成し、この基本
セル上で、入出力用コンタクト間を接続して基本論理回
路を構成したことを特徴とするものである。
[Means for Solving the Problems] A master slice type semiconductor integrated circuit device of the present invention includes a plurality of inverters each having an input contact, an output contact, and an injector contact such that the injector contacts are on the same side. The device is characterized in that they are arranged in parallel to form a single basic cell, and on this basic cell, the input/output contacts are connected to form a basic logic circuit.

【0007】[0007]

【作用】上記の様な構成を有する本発明の作用は、次の
通りである。
[Operation] The operation of the present invention having the above-mentioned structure is as follows.

【0008】即ち、基本セル内で基本論理回路を構成す
ることができるため、配線領域における配線は論理回路
同士を接続する配線のみとなる。また、基本論理回路の
結線が最短距離の配線となるため、回路の動作速度も向
上し、基本セル内の面積効率も良くなる。さらに、基本
素子が標準論理回路素子で構成されるため、MOS等で
用いられている配置配線の自動化アルゴリズムが利用で
きる。
That is, since the basic logic circuit can be constructed within the basic cell, the only wiring in the wiring area is the wiring that connects the logic circuits. Furthermore, since the basic logic circuit is connected with the shortest wiring distance, the operating speed of the circuit is improved and the area efficiency within the basic cell is also improved. Furthermore, since the basic elements are composed of standard logic circuit elements, automated placement and wiring algorithms used in MOS and the like can be used.

【0009】[0009]

【実施例】以下、本発明の一実施例を図1乃至図4に基
づいて具体的に説明する。なお、図5に示した従来型と
同一の部材については同一の符号を付して、説明は省略
する。
DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be specifically described below with reference to FIGS. 1 to 4. Note that the same members as those of the conventional type shown in FIG. 5 are designated by the same reference numerals, and the description thereof will be omitted.

【0010】本実施例においては、図1に示した様に、
基本セル10が、第1乃至第3の3個のIILインバー
タ11a,11b,11cを並設して構成され、また、
各インバータのインジェクタ用コンタクト5a,5b,
5cが同じ側に配置され、これらを配線用アルミニウム
で接続することによって、電源配線であるINJライン
12が形成されている。
In this embodiment, as shown in FIG.
The basic cell 10 is configured by arranging three first to third IIL inverters 11a, 11b, 11c in parallel, and
Injector contacts 5a, 5b of each inverter,
5c are arranged on the same side, and by connecting these with wiring aluminum, an INJ line 12, which is a power supply wiring, is formed.

【0011】なお、各インバータ11a〜11cには、
それぞれ3つの出力用コンタクト13と1つの入力用コ
ンタクト14が形成されている。
Note that each inverter 11a to 11c includes:
Three output contacts 13 and one input contact 14 are formed respectively.

【0012】この様な構成を有する本実施例のマスター
スライス型半導体集積回路装置においては、以下に述べ
る様にして、セル内で基本論理回路を構成することがで
きる。即ち、図1に示した様にインバータ3個で構成さ
れた基本セル10の場合には、セル内で実現できる基本
論理回路としては、2入力のAND、NAND、OR、
NOR、バッファ等がある。この様な基本論理回路の一
例として、NORを構成した場合のセル内の各インバー
タの配線状態を図3に示した。即ち、第2及び第3のイ
ンバータ11b,11cの入力用コンタクト14a,1
4cに、配線用アルミニウム15を用いて、それぞれ別
個の配線パターン(入力1,入力2)が形成され、その
端部が配線領域に引き出されている。一方、第2及び第
3のインバータ11b,11cの出力用コンタクト13
b,13cには、両者を接続していずれかのインバータ
を選択できるようにした配線パターン(出力)が形成さ
れ、その端部が配線領域に引き出されている。また、図
3は、図2に示したNORを構成した基本セルを、論理
シンボル化して表したものである。実際に集積回路を設
計する際には、図3に示したレベルのデータを用いて、
セル内の基本論理回路が形成される。
In the master slice type semiconductor integrated circuit device of this embodiment having such a configuration, a basic logic circuit can be configured within the cell as described below. That is, in the case of the basic cell 10 configured with three inverters as shown in FIG. 1, the basic logic circuits that can be realized within the cell include two-input AND, NAND, OR,
There are NOR, buffer, etc. As an example of such a basic logic circuit, FIG. 3 shows the wiring state of each inverter in a cell when a NOR is configured. That is, the input contacts 14a, 1 of the second and third inverters 11b, 11c
4c, separate wiring patterns (input 1, input 2) are formed using wiring aluminum 15, and the ends thereof are drawn out to the wiring area. On the other hand, the output contacts 13 of the second and third inverters 11b and 11c
A wiring pattern (output) is formed in b and 13c to connect them so that one of the inverters can be selected, and the ends thereof are drawn out to the wiring area. Further, FIG. 3 shows the basic cells forming the NOR shown in FIG. 2 in the form of logical symbols. When actually designing an integrated circuit, use the data at the level shown in Figure 3.
The basic logic circuit within the cell is formed.

【0013】また、他の基本論理回路も同様に展開する
ことができ、これらの基本セルを用いて回路を構成した
場合、配線領域における配線は、図4に示した様に、各
基本セル内に形成された論理回路同士を接続する配線の
みとなる。即ち、図4中、左欄のNANDには、2つの
入力配線(I)と一つの出力配線(O)が接続され、こ
の出力配線(O)は隣接するBUFへ入力されている。 また、これら各論理回路を接続する配線は、互いに緩衝
しない場合には同一の層を成す配線用アルミニウムによ
って形成されるが、例えば、BUFとNORを接続する
配線の様に、他の配線と緩衝する場合には、両者は、1
層目の配線用アルミニウムと、その上部に形成された絶
縁層を貫通する貫通導体(VIA)及び2層目の配線用
アルミニウムによって接続される。図4中、隣接するN
OR同士においても同様である。
Further, other basic logic circuits can be developed in the same way, and when a circuit is constructed using these basic cells, the wiring in the wiring area is as shown in FIG. The only wiring required is to connect logic circuits formed in the same way. That is, in FIG. 4, two input wirings (I) and one output wiring (O) are connected to the NAND in the left column, and this output wiring (O) is input to an adjacent BUF. In addition, the wiring connecting these logic circuits is formed of wiring aluminum that forms the same layer when not buffering each other, but for example, the wiring connecting BUF and NOR is not buffered with other wiring In this case, both parties shall have 1
Connection is made between the wiring aluminum layer in the first layer, a through conductor (VIA) that penetrates the insulating layer formed above the wiring layer, and the second layer aluminum wiring layer. In Figure 4, adjacent N
The same applies to ORs.

【0014】この様に、本実施例によれば、従来、配線
領域内で行われていた論理回路を構成するための配線が
各セル内で構成されるため、配線領域における配線は論
理回路同士を接続する配線のみとなり、配線面積が大幅
に縮小される。また、基本論理回路は基本セル内で結線
されるため、最短距離の配線となり、回路の動作速度も
向上する。さらに、各セルにおける入出力端子の数が減
り、配線引き出しのために用いられる配線が減るため、
セル内の面積効率が良くなる。また、基本素子が標準論
理回路素子で構成されるため、MOS等で用いられてい
る配置配線の自動化アルゴリズムが利用でき、配線効率
もMOS等に用いた時と同程度の結果が得られる。さら
に、基本論理素子の構成が各セルとして一意的に決まる
。また、IIL用に回路を書き変える必要がなく、回路
開発に必要な時間の短縮化が可能となる。
As described above, according to this embodiment, the wiring for configuring the logic circuit, which was conventionally done within the wiring area, is configured within each cell, so that the wiring in the wiring area is performed between logic circuits. The wiring area is greatly reduced. Further, since the basic logic circuit is connected within the basic cell, the wiring distance is the shortest, and the operating speed of the circuit is also improved. Furthermore, the number of input/output terminals in each cell is reduced, and the number of wires used for wiring is reduced.
Area efficiency within the cell improves. In addition, since the basic elements are made up of standard logic circuit elements, automated placement and wiring algorithms used in MOS and the like can be used, and results similar to those achieved when using MOS and the like can be obtained in terms of wiring efficiency. Furthermore, the configuration of the basic logic element is uniquely determined for each cell. Furthermore, there is no need to rewrite the circuit for IIL, making it possible to shorten the time required for circuit development.

【0015】なお、上述した実施例は、一つの基本セル
に3出力型インバータを3個組み合わせる例を示したも
のであるが、組み合わせる数、組み込まれるインバータ
の出力は適宜変更できる。また、各インバータにおける
入力用コンタクトと出力用コンタクトの並び順は、相互
に変換可能である。
Although the above-described embodiment shows an example in which three three-output inverters are combined in one basic cell, the number of combinations and the output of the incorporated inverters can be changed as appropriate. Further, the arrangement order of input contacts and output contacts in each inverter can be mutually converted.

【0016】[0016]

【発明の効果】以上の通り、本発明によれば、インジェ
クタ用コンタクトが同じ側に来るようにインバータを複
数個並設して単一の基本セルを構成し、この基本セル上
で、入出力用コンタクト間を接続して基本論理回路を構
成することによって、配線領域にかかる配線負荷の低減
を図ったマスタースライス型半導体集積回路装置を提供
することができる。
As described above, according to the present invention, a single basic cell is constructed by arranging a plurality of inverters in parallel so that the injector contacts are on the same side, and input/output is performed on this basic cell. By configuring the basic logic circuit by connecting the contacts, it is possible to provide a master slice type semiconductor integrated circuit device in which the wiring load on the wiring area is reduced.

【図面の簡単な説明】[Brief explanation of the drawing]

【図1】本発明によるマスタースライス型半導体集積回
路装置に用いられる基本セルの一実施例を示す平面図。
FIG. 1 is a plan view showing one embodiment of a basic cell used in a master slice type semiconductor integrated circuit device according to the present invention.

【図2】図1に示した基本セル内の各インバータの配線
状態の一例を示す平面図。
FIG. 2 is a plan view showing an example of the wiring state of each inverter in the basic cell shown in FIG. 1;

【図3】図2を論理シンボル化して表した図。FIG. 3 is a diagram representing FIG. 2 as a logical symbol;

【図4】図2に示した基本セルを用いて回路を構成した
場合の、配線領域における配線状態を示す図。
FIG. 4 is a diagram showing a wiring state in a wiring area when a circuit is configured using the basic cells shown in FIG. 2;

【図5】従来から用いられている基本セルの一例を示す
平面図。
FIG. 5 is a plan view showing an example of a conventionally used basic cell.

【符号の説明】[Explanation of symbols]

1  基本セル 2  IILインバータ 3  コンタクト 4  配線用アルミニウム 5  インジェクタ用コンタクト 6  INJライン 10  基本セル 11a〜11c  IILインバータ 12  INJライン 13a〜13c  出力用コンタクト 14a〜14c  入力用コンタクト 15  配線用アルミニウム 1 Basic cell 2 IIL inverter 3 Contact 4 Aluminum for wiring 5 Injector contact 6 INJ line 10 Basic cell 11a-11c IIL inverter 12 INJ line 13a-13c Output contact 14a-14c Input contacts 15 Aluminum for wiring

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】  入力用コンタクト、出力用コンタクト
及びインジェクタ用コンタクトを備えたインバータを、
前記インジェクタ用コンタクトが同じ側に来るように複
数個並設して単一の基本セルを構成し、前記基本セル上
で、入出力用コンタクト間を接続して基本論理回路を構
成したことを特徴とするマスタースライス型半導体集積
回路装置。
[Claim 1] An inverter equipped with an input contact, an output contact, and an injector contact,
A single basic cell is constructed by arranging a plurality of the injector contacts on the same side, and a basic logic circuit is constructed by connecting the input/output contacts on the basic cell. Master slice type semiconductor integrated circuit device.
JP40202090A 1990-12-13 1990-12-13 Master slice method semiconductor integrated circuit device Pending JPH04214668A (en)

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