JPH04207416A - Logic circuit by thin film transistor - Google Patents
Logic circuit by thin film transistorInfo
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は負荷に対する駆動能力を上昇させる昇圧回路を
有する薄膜トランジスタによる論理回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a logic circuit using thin film transistors having a booster circuit that increases the driving ability for a load.
［従来の技術］
従来、電子デバイスにおいて、「１」すなわちハイレベ
ル、「０」すなわちローレベル及びｒＨ−ＺＪすなわち
ハイインピーダンスの３値を出力する論理回路がある。[Prior Art] Conventionally, in electronic devices, there is a logic circuit that outputs three values: "1", that is, high level, "0", that is, low level, and rH-ZJ, that is, high impedance.
しかしながら、従来の電子デバイスでは、薄膜トランジ
スタを用いた３値を出力する論理回路の応用はなされて
いなかった。However, in conventional electronic devices, logic circuits that output three values using thin film transistors have not been applied.
又、従来の薄膜トランジスタによる電子デバイスでは、
容量性負荷に対する駆動能力を上昇させる昇圧機能を有
する３値を出力する論理回路の応用はなされていなかっ
た。In addition, in electronic devices using conventional thin film transistors,
No application has been made to a logic circuit that outputs three values and has a boosting function that increases the driving ability for a capacitive load.
［発明が解決しようとする課題］
本発明は上記の事情に鑑みてなされたもので、容量性負
荷に対する駆動能力を上昇させる昇圧回路をもうけるこ
とにより、大きな容量性負荷を駆動することを可能とし
得、且つ薄膜トランジスタを用いて電子デバイスを構成
し得る論理回路を提供することを目的とする。[Problems to be Solved by the Invention] The present invention has been made in view of the above circumstances, and it is possible to drive a large capacitive load by providing a booster circuit that increases the driving ability for the capacitive load. It is an object of the present invention to provide a logic circuit that can be used to construct an electronic device using thin film transistors.
［課題を解決するための手段および作用コ本発明は上記
課題を解決するために、薄膜トランジスタより構成され
イネーブル信号が入力されるノア回路と、このノア回路
により入力信号が制御され負荷に対する駆動能力を上昇
させる昇圧回路を有する薄膜トランジスタより構成され
たブートストラップ回路とを具備することを特徴とする
もので、容量性負荷に対する駆動能力を上昇させる昇圧
回路をもうけることにより、大きな容量性負荷を駆動す
ることができ、且つ薄膜トランジスタを用いて電子デバ
イスを構成することができるようにしたものである。[Means and effects for solving the problems] In order to solve the above problems, the present invention includes a NOR circuit composed of thin film transistors and into which an enable signal is input, and an input signal controlled by this NOR circuit to increase the driving ability for a load. It is characterized by comprising a bootstrap circuit composed of thin film transistors having a booster circuit that increases the voltage, and by providing a booster circuit that increases the driving ability for a capacitive load, it is possible to drive a large capacitive load. In addition, it is possible to construct electronic devices using thin film transistors.
［実施例］ 以下図面を参照して本発明の実施例を詳細に説明する。[Example] Embodiments of the present invention will be described in detail below with reference to the drawings.
第１図は本発明の一実施例に係るトライステートバッフ
ァの回路図である。即ち、薄膜トランジスタＴ１及び薄
膜トランジスタＴ２よりなるインバータ回路１、薄膜ト
ランジスタＴ３．薄膜トランジスタＴ４及び薄膜トラン
ジスタＴ５よりなる２人カノア（ＮＯＲ）回路２、薄膜
トランジスタＴ６．薄膜トランジスタＴ７及び薄膜トラ
ンジスタＴ８よりなる２人カノア（ＮＯＲ）回路３、薄
膜トランジスタＴ９．薄膜トランジスタＴ１０゜薄膜ト
ランジスタＴｌｌ及びキャパシタＣ１よりなるブートス
トラップ回路４より構成される。入力端子５には外部回
路から入力信号ＩＮか入力され、出力端子６から容量性
負荷例えばメモリアレイへ出力信号ＯＵＴか出力される
。端子７にはコントローラからイネーブル信号（Ｅｎａ
ｂｌｅ） カ入力され、端子８には電源から■ＤＤ電圧
か加えられる。FIG. 1 is a circuit diagram of a tri-state buffer according to an embodiment of the present invention. That is, an inverter circuit 1 consisting of a thin film transistor T1 and a thin film transistor T2, a thin film transistor T3 . A two-person Kanoa (NOR) circuit 2 consisting of a thin film transistor T4 and a thin film transistor T5, a thin film transistor T6. A two-person Kanoa (NOR) circuit 3 consisting of a thin film transistor T7 and a thin film transistor T8, a thin film transistor T9. The bootstrap circuit 4 includes a thin film transistor T10, a thin film transistor Tll, and a capacitor C1. An input signal IN is input from an external circuit to an input terminal 5, and an output signal OUT is output from an output terminal 6 to a capacitive load, such as a memory array. Terminal 7 receives an enable signal (Ena) from the controller.
ble) voltage is input, and ■DD voltage is applied to terminal 8 from the power supply.
第２図は第１図のトライステードパ・ソファの動作機能
の説明図である。即ち、入力端子５に外部回路から入力
信号ＩＮが「０」すなわちローレベルが入力されると、
薄膜トランジスタＴ２がオフ（ＯＦＦ）すると共に薄膜
トランジスタＴ６がオフする。薄膜トランジスタＴ２が
オフすることにより、インバータ回路１の出力が「１」
すなわちハイレベルとなり薄膜トランジスタＴ３がオン
（ＯＮ）する。この時、端子７にコントローラからイネ
ーブル信号「０」すなわちローレベルが入力されると、
薄膜トランジスタＴ５及び薄膜トランジスタＴ８がオフ
する。薄膜トランジスタＴ３がオンすることにより、２
人カノア回路２の出力であるノードＢは「０」すなわち
ローレベルになり、薄膜トランジスタＴＩＯはオフとな
る。又、薄膜トランジスタＴ６及び薄膜トランジスタＴ
８がオフすることにりより、２人カノア回路３の出力で
あるノードＣは「１」すなわちハイレベルになり、薄膜
トランジスタＴｌｌはオンとなる。薄膜トランジスタＴ
ｌｌがオンとなることにより、ブートストラップ回路４
の出力である出力端子６の出力信号ＯＵＴは「０」すな
わちローレベルとなり、容量性負荷例えばメモリアレイ
へ出力される。FIG. 2 is an explanatory diagram of the operational functions of the triste sofa of FIG. 1. That is, when the input signal IN is "0", that is, low level is input from the external circuit to the input terminal 5,
When the thin film transistor T2 is turned off, the thin film transistor T6 is also turned off. By turning off the thin film transistor T2, the output of the inverter circuit 1 becomes "1".
That is, the level becomes high and the thin film transistor T3 is turned on. At this time, when the enable signal "0" or low level is input from the controller to terminal 7,
Thin film transistor T5 and thin film transistor T8 are turned off. By turning on the thin film transistor T3, 2
Node B, which is the output of the human circuit 2, becomes "0", that is, a low level, and the thin film transistor TIO is turned off. Moreover, the thin film transistor T6 and the thin film transistor T
8 is turned off, the node C, which is the output of the two-person Kanoa circuit 3, becomes "1", that is, a high level, and the thin film transistor Tll is turned on. Thin film transistor T
By turning on ll, the bootstrap circuit 4
The output signal OUT of the output terminal 6 becomes "0", that is, a low level, and is output to a capacitive load such as a memory array.
又、入力端子５に外部回路から入力信号ＩＮが「１」す
なわちハイレベルが入力されると、薄膜トランジスタＴ
２がオンすると共に薄膜トランジスタＴ６がオンする。Further, when the input signal IN is "1", that is, a high level is input from the external circuit to the input terminal 5, the thin film transistor T
At the same time that T2 is turned on, the thin film transistor T6 is also turned on.
薄膜トランジスタＴ２がオンするすることにより、イン
バータ回路１の出力が「０」すなわちローレベルとなり
薄膜トランジスタＴ３がオフする。この時、端子７にコ
ントローラからイネーブル信号がｒＯＪすなわちローレ
ベルが入力されると、薄膜トランジスタＴ５及び薄膜ト
ランジスタＴ８がオフする。薄膜トランジスタＴ６がオ
ンすることにより、２人カノア回路３の出力であるノー
ドＣは「０」すなわちローレベルになり、薄膜トランジ
スタＴ１１はオフとなる。又、薄膜トランジスタＴ３及
び薄膜トランジスタＴ５がオフすることにより、２人カ
ノア回路２の出力であるノードＢは「１」すなわちハイ
レベルになり、薄膜トランジスタＴＩＯはオンとなる。When the thin film transistor T2 is turned on, the output of the inverter circuit 1 becomes "0", that is, a low level, and the thin film transistor T3 is turned off. At this time, when an enable signal rOJ, that is, a low level, is input from the controller to the terminal 7, the thin film transistor T5 and the thin film transistor T8 are turned off. When the thin film transistor T6 is turned on, the node C, which is the output of the two-person Kanoa circuit 3, becomes "0", that is, a low level, and the thin film transistor T11 is turned off. Further, by turning off the thin film transistor T3 and the thin film transistor T5, the node B, which is the output of the two-person Kanoa circuit 2, becomes "1", that is, a high level, and the thin film transistor TIO is turned on.
薄膜トランジスタＴ１０がオンとなり、薄膜トランジス
タＴｌｌがオフとなることにより、ブートストラップ回
路４の出力である出力端子６の出力信号ＯＵＴは「１」
すなわちハイレベルとなり、容量性負荷例えばメモリア
レイへ出力される。By turning on the thin film transistor T10 and turning off the thin film transistor Tll, the output signal OUT of the output terminal 6, which is the output of the bootstrap circuit 4, becomes "1".
That is, it becomes a high level and is output to a capacitive load, such as a memory array.
この場合、薄膜トランジスタＴ９とキャパシタＣ１を付
加することにより、昇圧動作が可能であり、ノードＢの
電位が「０」から「１」へ変移すると共に、ノードＣの
電位が「１」から「０」へ変移する時に行われる。すな
わち、薄膜トランジスタＴ９を介してキャパシタＣ１へ
チャージアップが行われると同時に、薄膜トランジスタ
Ｔｌｌがオフの状態に追い込まれる為、出力端子６の電
位に、キヤパシタＣ１の端子電圧か重畳される形で薄膜
トランジスタＴＩＯの入力ゲート電圧か昇圧され、その
電圧は略２Ｖｏｏとなる。これにより薄膜トランジスタ
ＴＩＯの電流駆動能力をア・ツブさせることができる。In this case, by adding the thin film transistor T9 and the capacitor C1, boost operation is possible, and the potential of the node B changes from "0" to "1", and the potential of the node C changes from "1" to "0". This is done when transitioning to. That is, since the capacitor C1 is charged up via the thin film transistor T9, the thin film transistor Tll is turned off at the same time, so that the terminal voltage of the capacitor C1 is superimposed on the potential of the output terminal 6, and the voltage of the thin film transistor TIO is superimposed on the potential of the output terminal 6. The input gate voltage is boosted to approximately 2Voo. Thereby, the current driving ability of the thin film transistor TIO can be increased.
又、入力端子５に外部回路から入力信号ＩＮが「０」す
なわちローレベルが入力されると、薄膜トランジスタＴ
２がオフすると共に薄膜トランジスタＴ６がオフする。Further, when the input signal IN is "0", that is, low level is input from the external circuit to the input terminal 5, the thin film transistor T
At the same time that T2 is turned off, the thin film transistor T6 is also turned off.
薄膜トランジスタＴ２がオフするすることにより、イン
バータ回路１の出力が「１」すなわちハイレベルとなり
薄膜トランジスタＴ３がオンする。この時、端子７にコ
ントローラからイネーブル信号「１」すなわち／＼イレ
ベルが入力されると、薄膜トランジスタＴ５及び薄膜ト
ランジスタＴ８がオンする。薄膜トランジスタＴ３がオ
ンすることにより、２人カノア回路２の出力であるノー
ドＢは「０」すなわちローレベルになり、薄膜トランジ
スタＴＩＯはオフとなる。When the thin film transistor T2 is turned off, the output of the inverter circuit 1 becomes "1", that is, a high level, and the thin film transistor T3 is turned on. At this time, when the enable signal "1", that is, the /\I level is input from the controller to the terminal 7, the thin film transistor T5 and the thin film transistor T8 are turned on. When the thin film transistor T3 is turned on, the node B, which is the output of the two-person Kanoa circuit 2, becomes "0", that is, a low level, and the thin film transistor TIO is turned off.
又、薄膜トランジスタＴ８がオンすることにより、２人
カノア回路３の出力であるノードＣは「０」すなわちロ
ーレベルになり、薄膜トランジスタＴｌｌはオフとなる
。薄膜トランジスタＴＩＯ及び薄膜トランジスタＴ１１
がオフとなることにより、ブートストラップ回路４の出
力である出力端子６の出力信号ＯＵＴはｒＨ−ＺＪすな
わちノ１イインピーダンスとなり、容量性負荷例えばメ
モリアレイへ印加される。Further, when the thin film transistor T8 is turned on, the node C, which is the output of the two-person Kanoa circuit 3, becomes "0", that is, a low level, and the thin film transistor Tll is turned off. Thin film transistor TIO and thin film transistor T11
By turning off, the output signal OUT of the output terminal 6, which is the output of the bootstrap circuit 4, has an impedance of rH-ZJ, that is, a zero impedance, and is applied to a capacitive load such as a memory array.
又、入力端子５に外部回路から入力信号ＩＮが「１」す
なわちハイレベルが入力されると、薄膜トランジスタＴ
２がオンすると共に薄膜トランジスタＴ６かオンする。Further, when the input signal IN is "1", that is, a high level is input from the external circuit to the input terminal 5, the thin film transistor T
When T2 is turned on, the thin film transistor T6 is also turned on.
薄膜トランジスタＴ２がオンすることにより、インバー
タ回路１の出力が「０」すなわちローレベルとなり薄膜
トランジスタＴ３がオフする。この時、端子７にコント
ローラからイネーブル信号「１」すなわちノ１イレベル
が入力されると、薄膜トランジスタＴ５及び薄膜トラン
ジスタＴ８がオンする。薄膜トランジスタＴ５がオンす
ることにより、２人カノア回路２の出力であるノードＢ
は「０」すなわちローレベルになり、薄膜トランジスタ
ＴＩＯはオフとなる。When the thin film transistor T2 is turned on, the output of the inverter circuit 1 becomes "0", that is, a low level, and the thin film transistor T3 is turned off. At this time, when an enable signal "1", that is, a level of "1" is input from the controller to the terminal 7, the thin film transistor T5 and the thin film transistor T8 are turned on. By turning on the thin film transistor T5, the node B which is the output of the two-person Kanoa circuit 2
becomes "0", that is, a low level, and the thin film transistor TIO is turned off.
又、薄膜トランジスタＴ８がオンすることにより、２人
カノア回路３の出力であるノードＣは「０」すなわちロ
ーレベルになり、薄膜トランジスタＴｌｌはオフとなる
。薄膜トランジスタＴＩＯ及び薄膜トランジスタＴｌｌ
がオフとなることにより、ブートストラップ回路４の出
力である出力端子６の出力信号ＯＵＴはｒＨ−ＺＪすな
わちハイインピーダンスとなり、容量性負荷例えばメモ
リアレイへ印加される。Further, when the thin film transistor T8 is turned on, the node C, which is the output of the two-person Kanoa circuit 3, becomes "0", that is, a low level, and the thin film transistor Tll is turned off. Thin film transistor TIO and thin film transistor Tll
By turning off, the output signal OUT of the output terminal 6, which is the output of the bootstrap circuit 4, becomes rH-ZJ, that is, high impedance, and is applied to a capacitive load, such as a memory array.
以上のように、昇圧機能を有したブートストラップ回路
４を最終段に配して、容量性負荷に対する駆動能力を上
昇させると共に、ノア回路２，３へ入力されるイネーブ
ル信号により、ノア回路２゜３を介してブートストラッ
プ回路４の入力を制御してｒｌＪ、ｒＯＪ、’ ｒＨ
−ＺＪの３値論理回路を実現している。As described above, the bootstrap circuit 4 having a boosting function is placed in the final stage to increase the driving ability for capacitive loads, and the enable signal input to the NOR circuits 2 and 3 allows the NOR circuit 2° 3 to control the inputs of the bootstrap circuit 4 to rlJ, rOJ,'rH
- Realizes a ZJ three-value logic circuit.
第３図は第１図の薄膜パターン構造の一例を示す平面図
で、第４図は第３図のＡ−Ａ’線断面図、第５図は第３
図のＢ−Ｂ’線断面図である。3 is a plan view showing an example of the thin film pattern structure shown in FIG. 1, FIG. 4 is a sectional view taken along line A-A' in FIG.
It is a sectional view taken along the line BB' in the figure.
即ち、例えばガラス基板等の絶縁基板１０上にはドレイ
ンあるいはソースを構成するｎ＋シリコンパターンＰ１
が形成され、このｎ＋シリコンパターンＰｌ上にはポリ
シリコンパターンＰ２が形成される。このポリシリコン
パターンＰ２上にはゲート絶縁膜Ｐ３が形成され、この
ゲート絶縁膜Ｐ３上には例えばＡ１等の導電体よりなる
ゲート電極（配線）パターンＰ４が形成される。この場
合、前記ポリシリコンパターンＰ２とゲート絶縁膜Ｐ３
の所定の位置にはコンタクトホールＰ５が形成されてゲ
ート電極パターンＰ４がｎ＋シリコンパターンＰ１に接
続される。前記ゲート電極パターンＰ４上には層間絶縁
膜Ｐ６が形成され、この層間絶縁膜Ｐ６上には例えばＡ
Ｉ等の導電体よりなる配線パターンＰ７が形成される。That is, for example, on an insulating substrate 10 such as a glass substrate, there is an n+ silicon pattern P1 constituting a drain or a source.
is formed, and a polysilicon pattern P2 is formed on this n+ silicon pattern Pl. A gate insulating film P3 is formed on this polysilicon pattern P2, and a gate electrode (wiring) pattern P4 made of a conductor such as A1 is formed on this gate insulating film P3. In this case, the polysilicon pattern P2 and the gate insulating film P3
A contact hole P5 is formed at a predetermined position to connect the gate electrode pattern P4 to the n+ silicon pattern P1. An interlayer insulating film P6 is formed on the gate electrode pattern P4, and on this interlayer insulating film P6, for example,
A wiring pattern P7 made of a conductor such as I is formed.
この場合、前記層間絶縁膜Ｐ６の所定の位置にはコンタ
クトホールＰ８が形成されて配線パターンＰ７がゲート
電極パターンＰ４に接続される。前記ｎ＋シリコンパタ
ーンＰ１、ポリシリコンパターンＰ２、ゲート絶縁膜Ｐ
３、ゲート電極パターンＰ４、層間絶縁膜Ｐ６及び配線
パターンＰ７は絶縁基板１０上にプラズマＣＶＤまたは
スパッタ等により一体的に形成される。尚、第３図では
ゲート絶縁膜Ｐ３及び層間絶縁膜Ｐ６は省略している。In this case, a contact hole P8 is formed at a predetermined position in the interlayer insulating film P6, and the wiring pattern P7 is connected to the gate electrode pattern P4. The n+ silicon pattern P1, polysilicon pattern P2, gate insulating film P
3. The gate electrode pattern P4, the interlayer insulating film P6, and the wiring pattern P7 are integrally formed on the insulating substrate 10 by plasma CVD, sputtering, or the like. Note that in FIG. 3, the gate insulating film P3 and the interlayer insulating film P6 are omitted.
又、第３図中、第１図と同一部分は同一符号を付してそ
の説明を省略する。Further, in FIG. 3, the same parts as those in FIG. 1 are given the same reference numerals, and the explanation thereof will be omitted.
以上のように、大きな容量性負荷を駆動することが可能
な薄膜トランジスタよりなる３値論理回路が得られるの
で、薄膜トランジスタで構成されるＬＳＩの入出力（Ｉ
ｌｏ）バッファ等に利用することができる。As described above, a ternary logic circuit made of thin film transistors that can drive a large capacitive load can be obtained.
lo) Can be used as a buffer, etc.
［発明の効果］
以上述べたように本発明によれば、薄膜トランジスタよ
り構成されイネーブル信号が入力されるノア回路と、こ
のノア回路により入力信号が制御され負荷に対する駆動
能力を上昇させる昇圧回路を有する薄膜トランジスタよ
り構成されたブートストラップ回路とを具備し、容量性
負荷に対する駆動能力を上昇させる昇圧回路をもうける
ことにより、大きな容量性負荷を駆動することができ、
且つ薄膜トランジスタを用いて電子デバイスを構成する
ことができる。[Effects of the Invention] As described above, the present invention includes a NOR circuit composed of thin film transistors and into which an enable signal is input, and a booster circuit that controls the input signal by this NOR circuit and increases the driving ability for a load. It is equipped with a bootstrap circuit made up of thin film transistors and a booster circuit that increases the driving ability for capacitive loads, making it possible to drive large capacitive loads.
Moreover, an electronic device can be constructed using a thin film transistor.
第１図〜第５図は本発明の一実施例を示すもので、第１
図は薄膜トランジスタによる論理回路を示す回路図、第
２図は第１図の動作を説明するための図、第３図は第１
図の薄膜パターン構造を示す平面図、第４図は第３図の
Ａ−Ａ’線断面図、第５図は第３図のＢ−Ｂ’線断面図
である。
１・・・インバータ回路、２，３・・・２人カノア回路
、４・・・ブートストラップ回路、１０・・・絶縁基板
、Ｔ１〜Ｔｌｌ・・・薄膜トランジスタ、Ｃ１・・・キ
ャパシタ、Ｐｌ・・・ｎ１シリコンパターン、Ｐ２・・
・ポリシリコンパターン、Ｐ３・・・ゲート絶縁膜、Ｐ
４・・・ゲート電極パターン、Ｐ５．Ｐ８・・・コンタ
クトホール、Ｐ６・・・層間絶縁膜、Ｐｌ・・・配線パ
ターン。
出願人代理人 弁理士 鈴江武彦
Ｖｏ。
ｎａｂｌｅ
第１図
第２図
第４ 口
Ｉｆ’；５ 図Figures 1 to 5 show one embodiment of the present invention.
The figure is a circuit diagram showing a logic circuit using thin film transistors, Figure 2 is a diagram for explaining the operation of Figure 1, and Figure 3 is a diagram showing the operation of Figure 1.
4 is a sectional view taken along line AA' in FIG. 3, and FIG. 5 is a sectional view taken along line BB' in FIG. 3. DESCRIPTION OF SYMBOLS 1... Inverter circuit, 2, 3... 2-person Kanoa circuit, 4... Bootstrap circuit, 10... Insulating substrate, T1-Tll... Thin film transistor, C1... Capacitor, Pl...・n1 silicon pattern, P2...
・Polysilicon pattern, P3... Gate insulating film, P
4...Gate electrode pattern, P5. P8... Contact hole, P6... Interlayer insulating film, Pl... Wiring pattern. Applicant's agent Patent attorney Takehiko Suzue Vo. nable Figure 1 Figure 2 Figure 4 Mouth If';5 Figure
Claims (1)
れるノア回路と、 このノア回路により入力信号が制御され負荷に対する駆
動能力を上昇させる昇圧回路を有する薄膜トランジスタ
より構成されたブートストラップ回路と を具備することを特徴とする薄膜トランジスタによる論
理回路。[Scope of Claims] A NOR circuit made up of thin film transistors and into which an enable signal is input; and a bootstrap circuit made up of thin film transistors that has a booster circuit that controls the input signal by this NOR circuit and increases the driving ability for a load. A logic circuit using thin film transistors.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2330684A JPH04207416A (en) | 1990-11-30 | 1990-11-30 | Logic circuit by thin film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2330684A JPH04207416A (en) | 1990-11-30 | 1990-11-30 | Logic circuit by thin film transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04207416A true JPH04207416A (en) | 1992-07-29 |
Family
ID=18235424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2330684A Pending JPH04207416A (en) | 1990-11-30 | 1990-11-30 | Logic circuit by thin film transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04207416A (en) |
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