JPH04205435A - In-circuit emulator device - Google Patents
In-circuit emulator deviceInfo
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Abstract
Description
【発明の詳細な説明】
〔発明の目的〕
(産業上の利用分野)
本発明は、インサーキットエミュレータ装置に関し、特
にダイナミック型のランダムアクセスメモリ(DRAM
)コントローラとマイクロプロセッサとを備えたターゲ
ット回路のインサーキットエミュレーションを実施する
のに用いて好適なインサーキットエミュレータ装置に関
する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial Application Field) The present invention relates to an in-circuit emulator device, and particularly to a dynamic random access memory (DRAM).
) An in-circuit emulator device suitable for use in implementing in-circuit emulation of a target circuit comprising a controller and a microprocessor.
(従来の技術)
第2図は、−船釣なりRAMを含むマイクロプロセッサ
システムのブロック図である。第2図に示すように、マ
イクロプロセッサ1にはMP U7ドレスバス2とデー
タバス3が接続されている。(Prior Art) FIG. 2 is a block diagram of a microprocessor system including a boat fishing RAM. As shown in FIG. 2, an MPU 7 address bus 2 and a data bus 3 are connected to the microprocessor 1.
データバス3はD RA Mブロック6に接続される。The data bus 3 is connected to the DRA M block 6.
そして、D RA Mブロック6に対するアドレス制御
はDRAMコントローラ4を介して行なわれる。Address control for the DRAM block 6 is performed via the DRAM controller 4.
マイクロプロセッサ1とD RA Mコントローラ4の
間は、kfPUアドレスバス2とチップセレクト信号n
C5(−C5)で接続されている。DRAMコントロー
ラ4とD RA Mブロック6の間は、DRAM用ロー
/カラムアドレスバスラと、ローアドレス選択信号nR
AS (=RAS)と、カラムアドレス選択信号nCA
S (=CAS)と、ライトイネーブル信号n W E
(−W E )で接続されている。A kfPU address bus 2 and a chip select signal n are connected between the microprocessor 1 and the DRAM controller 4.
It is connected at C5 (-C5). Between the DRAM controller 4 and the DRAM block 6 are a DRAM row/column address busler and a row address selection signal nR.
AS (=RAS) and column address selection signal nCA
S (=CAS) and write enable signal n W E
(-W E ).
以上のような構成において、マイクロプロセッサ1から
DRAMブロック6を制御は以下のように行なわれる。In the above configuration, control of the DRAM block 6 from the microprocessor 1 is performed as follows.
即ち、マイクロプロセッサ1からMPUアドレスバス2
、DRAMコントローラ4及びDRAM用ロー/カラム
アドレスバス5を介してDRAMブロック6にアドレス
を加える。これによりDRAMブロック6のアドレスを
指定する。一方、チップセレクト信号nC3てD RA
Mコントローラ4を選択する。これによりD RA
Mコントローラ4からローアドレス選択信号nRAS、
カラムアドレス選択信号nCAS、ライトイネーブル信
号nWEを出力させる。これにより、D RA Fv1
ブロック6に対するデータの書き込み/読み出しを制御
する。そして、データ/1ス3を通じて書き込み/読み
出しデータの入出力を実行する。That is, from microprocessor 1 to MPU address bus 2
, applies an address to the DRAM block 6 via the DRAM controller 4 and the DRAM row/column address bus 5. This specifies the address of the DRAM block 6. On the other hand, the chip select signal nC3
Select M controller 4. This allows DRA
Row address selection signal nRAS from M controller 4,
Column address selection signal nCAS and write enable signal nWE are output. As a result, D RA Fv1
Controls writing/reading of data to/from block 6. Then, input/output of write/read data is executed through the data/1 bus 3.
以上のような構成においては、マイクロプロセッサ1用
のMPUアドレスバス2と、D RA Mブロック6用
のDRAM用ロー/カラムアドレスバス5はそれぞれ区
別された専用のアドレス線になっている。このため、各
アドレスか干渉することはない。したがって、マイクロ
プロセッサ1の動作をエミュレーションするためのイン
サーキットエミュレータ装置の接続や運用も簡単に行な
うことができる。In the above configuration, the MPU address bus 2 for the microprocessor 1 and the DRAM row/column address bus 5 for the DRAM block 6 are separate dedicated address lines. Therefore, there is no interference between each address. Therefore, it is possible to easily connect and operate an in-circuit emulator device for emulating the operation of the microprocessor 1.
一方、第3図は、マイクロプロセッサ1中にDRAMコ
ントローラ4を内蔵した構成を例示するブロック図であ
る。この第3図に示すように、DRAMコントローラ4
をマイクロプロセッサ1に内蔵したため、マイクロプロ
セッサ1からは、MPUアドレスバス2と、DRAMブ
ロック6専用のDRAM用ロー/カラムアドレスバス5
か導出され、さらに、マイクロプロセッサ1に内蔵され
るDRAMコントローラ4からDRAMブロック6に対
しては、直接、ローアドレス選択信号nRAS、カラム
アドレス選択信号nCAS、ライトイネーブル信号nW
Eが出力される。On the other hand, FIG. 3 is a block diagram illustrating a configuration in which the DRAM controller 4 is built into the microprocessor 1. As shown in FIG. 3, the DRAM controller 4
is built into the microprocessor 1, the microprocessor 1 receives the MPU address bus 2 and the DRAM row/column address bus 5 dedicated to the DRAM block 6.
Further, the DRAM controller 4 built in the microprocessor 1 directly sends a row address selection signal nRAS, a column address selection signal nCAS, and a write enable signal nW to the DRAM block 6.
E is output.
以上のような構成において、マイクロプロセッサ1によ
るDRAMブロック6の制御は以下のように行われる。In the above configuration, control of the DRAM block 6 by the microprocessor 1 is performed as follows.
即ち、マイクロプロセッサ1は、DRAM用ロー/カラ
ムアドレスバスラを介して、直接、DRAMブロック6
のアドレスを指定する。That is, the microprocessor 1 directly accesses the DRAM block 6 via the DRAM row/column address busler.
Specify the address of.
一方、マイクロプロセッサ1からDRAMブロック6に
対しては、直接、ローアドレス選択信号nRASやカラ
ムアドレス選択信号n CA S sライトイネーブル
信号nWEを出力させる。これにより、DRAMブロッ
ク6に対するデータの書き込み/読み出しを制御する。On the other hand, the microprocessor 1 directly outputs the row address selection signal nRAS and the column address selection signal nCASs write enable signal nWE to the DRAM block 6. Thereby, writing/reading of data to/from the DRAM block 6 is controlled.
さらに、データバス3を通じて、DRAM用ロー/カラ
ムアドレスバス5により指定されたアドレスに対するデ
ータの書き込み及び読み出しを実行する。Further, through the data bus 3, data is written to and read from addresses specified by the DRAM row/column address bus 5.
以上のような構成においても、マイクロプロセッサ1月
のMPUアドレスバス2と、DRAMブロック6用のD
RAM用ロー/カラムアドレスバス5とは、分離されて
いる。このため、マイクロプロセッサ1の動作をエミュ
レーションするためのインサーキットエミュレータ装置
を簡単に接続し運用することができる。Even in the above configuration, the MPU address bus 2 for the microprocessor and the DRAM block 6
It is separated from the RAM row/column address bus 5. Therefore, an in-circuit emulator device for emulating the operation of the microprocessor 1 can be easily connected and operated.
(発明が解決しようとする課8)
ところが、上記第2図及び第3図の装置にはアドレス線
の数が多くなるという欠点がある。即ち、第2図の構成
のように、外に設けたDRAMコントローラ4からDR
AM用ロー/カラムアドレスバス5を通じてDRAMブ
ロック6を制御するようにしたり、第3図の構成のよう
にマイクロプロセッサ1から別のDRAM用ロー/カラ
ムアドレスバス5を導出し、これを通じてDRAMプロ
ッり6のアドレス指定を行なうような構成では、とうし
てもアドレス線の数が増大するのが避けられない。特に
、今後のDRAMブロック6のビットサイズの大規模化
を考えると、アドレス線の数の増大か、著しく回路構成
上非常な無駄を生じることになる。(Problem 8 to be Solved by the Invention) However, the devices shown in FIGS. 2 and 3 have a drawback in that the number of address lines increases. That is, as in the configuration shown in FIG.
The DRAM block 6 may be controlled through the AM row/column address bus 5, or another DRAM row/column address bus 5 may be derived from the microprocessor 1 as shown in the configuration shown in FIG. In a configuration in which 6 addresses are specified, it is unavoidable that the number of address lines increases. In particular, considering the future increase in the bit size of the DRAM block 6, the number of address lines will increase, or a significant waste will be caused in terms of circuit configuration.
以上のことを考えて、本発明者は以下のことを考えるに
至った。即ち、第4図のブロック図に示すように、マイ
クロプロセッサ1とDRAMコントローラ4を含むエミ
ュレーション対象としてのターゲット回路ブロック13
から、データバス3と、MPU/DRAM用ロー/カラ
ムアドレスバス7とを導出し、これらをDRAMブロッ
ク6に接続する。そして、ローアドレス選択信号n R
A S sカラムアドレス選択信号nCAS、ライトイ
ネーブル信号nWEによりDRAMブロック6の制御を
行なう方式が考えられる。このようなシステムでは、マ
イクロプロセッサ1が起動して内部のDRAMが動作す
る場合は、内部的にマイクロプロセッサ1のアドレスと
DRAMブロック6のアドレスとが干渉しないように設
計することは可能である。Considering the above, the inventor came to the following consideration. That is, as shown in the block diagram of FIG. 4, a target circuit block 13 as an emulation target including a microprocessor 1 and a DRAM controller 4
From there, a data bus 3 and an MPU/DRAM row/column address bus 7 are derived and connected to the DRAM block 6. Then, the row address selection signal nR
A possible method is to control the DRAM block 6 using the A S column address selection signal nCAS and the write enable signal nWE. In such a system, when the microprocessor 1 is activated and the internal DRAM operates, it is possible to design the system so that the address of the microprocessor 1 and the address of the DRAM block 6 do not interfere internally.
ところが、このようなマイクロプロセッサシステムの開
発を行なう場合のデバッグ作業に当たっては、必ずIC
Eを使用してシステムの検証する必要かある。この場合
、エミユレーション用のメインのマイクロプロセッサは
、ターゲット回路ブロック13内のマイクロプロセッサ
1てはなく、ICE内のマイクロプロセッサとなる。こ
の場合、ターゲット回路ブロック13からDRAMブロ
ック6のアドレス設定を行なうためのアドレスと、ター
ゲット回路ブロック13内のマイクロプロセッサ1月の
アドレスとの干渉を防ぐためのインサーキットエミュレ
ータ装置が必要となる。However, when developing such a microprocessor system, it is necessary to use the IC during debugging work.
Is it necessary to verify the system using E? In this case, the main microprocessor for emulation is not the microprocessor 1 in the target circuit block 13, but the microprocessor in the ICE. In this case, an in-circuit emulator device is required to prevent interference between the address for setting the address of the DRAM block 6 from the target circuit block 13 and the address of the microprocessor in the target circuit block 13.
本発明は、上記に鑑みてなされたもので、その目的は、
DRAMのロー/カラムアドレス設定用のアドレス線と
、エミュレータからのアドレス線とを、アダプタを介し
て共用化し、アダプタにより両アドレス線間の接続と切
り離しとを適宜実行するようにして、アドレスの干渉を
防止し、これにより、アドレス線の増加を防ぎなから、
簡単にしかも効果的に、回路エミュレーションを実施す
ることのできるインサーキットエミュレータ装置を提供
することにある。The present invention has been made in view of the above, and its purpose is to:
The address line for DRAM row/column address setting and the address line from the emulator are shared via an adapter, and the adapter connects and disconnects the two address lines as appropriate to prevent address interference. This prevents the increase in address lines.
An object of the present invention is to provide an in-circuit emulator device that can easily and effectively perform circuit emulation.
(課題を解決するための手段)
本発明の要旨は、マイクロプロセッサとDRAMコント
ローラとを有するターゲット回路をインサーキットエミ
ュレーションするインサーキットエミュレータ装置であ
って、
前記ターゲット回路にMPU/DRAM用アドレスバス
色アドレスバスれ、メモリ制御信号によりアドレス指定
とデータの書き込み/読み出しが制御されるDRAMと
、
前記ターゲット回路にデータバスおよびコントロールバ
スを介してそれぞれ接続されると共に、MPUアドレス
バスが導出されている、前記ターゲット回路のエミュレ
ーションを行なうためのインサーキットエミュレーショ
ン手段と、前記MPUアドレスバスとMPU/DRAM
用アドレスバス色アドレスバス、前記メモリ制御信号に
基づきMPUアドレスバスとMPU/DRAM用アドレ
スバス色アドレスバス切り離しするアダプタ回路と、
を備えるものとして構成される。(Means for Solving the Problems) The gist of the present invention is an in-circuit emulator device that performs in-circuit emulation of a target circuit having a microprocessor and a DRAM controller, the target circuit having an MPU/DRAM address bus color address. a DRAM whose addressing and data writing/reading are controlled by a memory control signal; and a DRAM connected to the target circuit via a data bus and a control bus, from which an MPU address bus is derived. an in-circuit emulation means for emulating a target circuit, the MPU address bus and the MPU/DRAM;
and an adapter circuit that disconnects the MPU address bus from the MPU/DRAM address bus based on the memory control signal.
(作 用)
本発明のインサーキットエミュレータ装置においては、
インサーキットエミュレーション手段からターゲット回
路を通じてDRAMをアクセスするに当たっては、この
アクセスをターゲット回路から出力されるメモリ制御信
号に基づいて検出する。そして、アダプタ回路により、
インサーキットエミュレーション手段から導出されてい
るMPUアドレスバスと、ターゲット回路手段とDRA
Mブロック6を結ぶMPU/DRAM用アドレスバス色
アドレスバスることにより、アドレスの干渉が防止され
る。(Function) In the in-circuit emulator device of the present invention,
When accessing the DRAM from the in-circuit emulation means through the target circuit, this access is detected based on a memory control signal output from the target circuit. And with the adapter circuit,
MPU address bus derived from in-circuit emulation means, target circuit means and DRA
The MPU/DRAM address bus connecting the M blocks 6 prevents address interference.
(実施例) 以ド、図面を参照しながら、本発明の詳細な説明する。(Example) The present invention will now be described in detail with reference to the drawings.
第1図は本発明の一実施例に係るインサーキットエミュ
レータ装置のブロック図である。この第1図において、
インサーキットエミュレータ(ICE)10は、データ
バス3を介して、エミュレーション対象としてのターゲ
ット回路ブロック13と、DRAMブロック6とそれぞ
れデータを接続している。そし、て、ターゲット回路ブ
ロック13とD RA Mブロック6との間は、MPU
/D RA M用ロー/カラムアドレスバス7て接続さ
れる。MPU/DRAM用ロー/カラムアドレスバス7
とICEIO用のMPUアドレスバス2とは、3ステー
トバツフア9を介して接続される。FIG. 1 is a block diagram of an in-circuit emulator device according to an embodiment of the present invention. In this Figure 1,
An in-circuit emulator (ICE) 10 connects data to a target circuit block 13 as an emulation target and a DRAM block 6 via a data bus 3. Then, between the target circuit block 13 and the DRAM block 6, there is an MPU
/D RAM row/column address bus 7. MPU/DRAM row/column address bus 7
and the MPU address bus 2 for ICEIO are connected via a 3-state buffer 9.
3ステートバツフア9と3ステ一トバツフア制御回路1
1とがICEアダプタ回路12を構成している。3ステ
一トバツフア制御回路11に対しては、ターゲット回路
ブロック13からローアドレス選択信号nRASとカラ
ムアドレス選択信号nCASとが与えられ、さらにクロ
ック信号CLKとリセット信号nRESET
(−RESET)が外部から入力される。そして、3ス
テ一トバツフア制御回路ユ1から3ステートバゾフア9
にイネーブル信号ENか出力される。3-state buffer 9 and 3-state buffer control circuit 1
1 constitutes the ICE adapter circuit 12. The three-state buffer control circuit 11 is supplied with a row address selection signal nRAS and a column address selection signal nCAS from the target circuit block 13, and further receives a clock signal CLK and a reset signal nRESET (-RESET) from the outside. Ru. 3-state buffer control circuit 1 to 3-state buffer control circuit 9
An enable signal EN is output.
ターゲット回路ブロック13からD RA k1ブロッ
ク6に対しては、ローアドレス選択信号nRAS。For the target circuit block 13 to DRA k1 block 6, a row address selection signal nRAS.
カラムアドレス選択16号n CA S sライトイネ
ーブル信号nWEか与えられる。Column address selection No. 16 n CA S s write enable signal nWE is given.
以上のような構成において、次にその動作を説明する。The operation of the above configuration will now be described.
先ず、ICEI(1側のマイクロプロセッサによりター
ゲット回路ブロック]3をエミュレーションするために
、ターゲット回路ブロック13側のDRAMコントロー
ラ4を起動する。この場合、DRAMコントローラ4か
らDRAMブロック6に対して、ローアドレス選択信号
nRAS、カラムアドレス選択信号n CA Sなどの
制御信号が出力される。これらの信号は、それらの信号
がDRAMブロック6に対する読み出しまたは書き込み
用のタイミングで出力されたときにのみ、3ステ一トバ
ツフア制御回路11で検出される。これによりイネーブ
ル信号ENによって3ステートバツフア9がハイインピ
ーダンスにされる。これにより、MPUアドレスバス2
とMP U / D RA〜1用ロー/カラムアドレス
バス7との間のアドレスの干渉が防1トされる。これに
より、D RA Mコントローラ4で発生したアドレス
をD RA Mブロック6に入力することができる。First, in order to emulate the ICEI (target circuit block by the microprocessor on the 1 side) 3, the DRAM controller 4 on the target circuit block 13 side is activated.In this case, the DRAM controller 4 sends a row address to the DRAM block 6. Control signals such as a selection signal nRAS and a column address selection signal nCAS are output.These signals are output in three steps only when they are output at the timing for reading or writing to the DRAM block 6. This is detected by the MPU address bus 2. This causes the enable signal EN to set the 3-state buffer 9 to high impedance.
Address interference between the MPU/DRA~1 row/column address bus 7 is prevented. This allows the address generated by the DRAM controller 4 to be input to the DRAM block 6.
次に、ターゲット回路ブロック13のD RA Mコン
トローラ4からローアドレス選択信号nRASやカラム
アドレス選択信号nCASが出力されていない場合や、
出力されたとしてもDRAMブロック6の読み出しまた
は書き込みのタイミングでない場合について説明する。Next, if the row address selection signal nRAS or column address selection signal nCAS is not output from the DRAM controller 4 of the target circuit block 13,
A case will be described in which, even if the signal is output, it is not the timing to read or write to the DRAM block 6.
これらの場合は、3ステ一トバツフア制御回路11から
のイネーブル信号ENによって3ステートバツフア9は
スルーとなる。これにより、MPUアドレスバス2とM
PU/DRAM用ロー/カラムアドレスバス7とは接続
された状態となる。これにより、それらのバスは、DR
AMブロック6のアクセス以外の用途に用いられること
になる。In these cases, the enable signal EN from the 3-state buffer control circuit 11 causes the 3-state buffer 9 to pass through. This allows MPU address bus 2 and MPU address bus 2 to
The PU/DRAM row/column address bus 7 is in a connected state. This allows those buses to
It will be used for purposes other than accessing the AM block 6.
その結果、DRAMブロック6のアクセス時におけるD
RAM用ロー/カラムアドレスバス7のアドレスと、マ
イクロプロセッサ1に接続されるMPUアドレスバス2
のアドレスとを防止することができる。As a result, when DRAM block 6 is accessed, D
Address of RAM row/column address bus 7 and MPU address bus 2 connected to microprocessor 1
addresses and can be prevented.
なお、上記実施例では、MPUアドレスバス2とMPU
/DRAM川ロー/カラム用ドレスバス7との間の接続
と切り離しとを、3ステートバツフア9で行なう場合を
例示した。しかしながら、電子的なスイッチ手段で同等
機能をもたせることもできる。In addition, in the above embodiment, the MPU address bus 2 and the MPU
A case has been exemplified in which the connection and disconnection with the /DRAM row/column address bus 7 is performed by a 3-state buffer 9. However, an equivalent function can also be provided by electronic switching means.
本発明によれば、D RA Mコントローラを内蔵する
ターゲット回路をインサーキットエミュレーションする
場合、インサーキットエミュレータ側のアドレスバスと
DRAM側のアドレスバスとの間を、アダプタで接続ま
たは切り離しするようにしたので、アドレス線の増大を
防止しながら、アドレスの干渉を防止しつつ、簡単にし
かも確実に、インサーキットエミュレーションを行なう
ことができる。According to the present invention, when performing in-circuit emulation of a target circuit incorporating a DRAM controller, an adapter is used to connect or disconnect the address bus on the in-circuit emulator side and the address bus on the DRAM side. , it is possible to easily and reliably perform in-circuit emulation while preventing an increase in address lines and address interference.
第1図は本発明の一実施例に係るインサーキットエミュ
レータ装置のブロック図、第2図は一般的なりRAMを
含むマイクロプロセッサシステムのブロック図、第3図
はD RA Mを含むマイクロプロセッサシステムでD
RA Mコントローラを内蔵した構成を例示するブロ
ック図、第4図はマイクロプロセッサのアドレスバスと
D RA Mのアドレスバスを共通化したシステムのブ
ロック図である。
1・・・マイクロプロセッサ、2・・・MPUアドレス
バス、3・・・データバス、4・・・D RA Mコン
トローラ、5・・・D RA M用ロー/カラムアドレ
スバス、6・・・DRAMブロック、7・・・MPU/
DRAM用ロー/カラムアロー/カラムアドレスバスト
ロールバス、9・・・3ステートバツフア、10・・・
ICE。
11・・・3ステ一トバツフア制御回路、12・・・I
CEアダプタ回路、13・・・ターゲット回路ブロック
。
出願人代理人 佐 藤 −雄
第3図(従来例)FIG. 1 is a block diagram of an in-circuit emulator device according to an embodiment of the present invention, FIG. 2 is a block diagram of a microprocessor system including a general RAM, and FIG. 3 is a block diagram of a microprocessor system including a DRAM. D
FIG. 4 is a block diagram illustrating a configuration including a built-in RAM controller. FIG. 4 is a block diagram of a system in which a microprocessor address bus and a DRAM address bus are shared. 1... Microprocessor, 2... MPU address bus, 3... Data bus, 4... DRAM controller, 5... Row/column address bus for DRAM, 6... DRAM Block, 7...MPU/
DRAM row/column arrow/column address bus troll bus, 9...3 state buffer, 10...
ICE. 11...3 step buffer control circuit, 12...I
CE adapter circuit, 13...Target circuit block. Applicant's agent Mr. Sato Figure 3 (Conventional example)
Claims (1)
ターゲット回路をインサーキットエミュレーションする
インサーキットエミュレータ装置であって、 前記ターゲット回路にMPU/DRAM用アドレスバス
を通じて接続され、メモリ制御信号によりアドレス指定
とデータの書き込み/読み出しが制御されるDRAMと
、 前記ターゲット回路にデータバスおよびコントロールバ
スを介してそれぞれ接続されると共に、MPUアドレス
バスが導出されている、前記ターゲット回路のエミュレ
ーションを行なうためのインサーキットエミュレーショ
ン手段と、 前記MPUアドレスバスとMPU/DRAM用アドレス
バスとの間に介在し、前記メモリ制御信号に基づきMP
UアドレスバスとMPU/DRAM用アドレスバスとの
間を接続/切り離しするアダプタ回路と、 を備えることを特徴とするインサーキットエミュレータ
装置。[Scope of Claims] An in-circuit emulator device that performs in-circuit emulation of a target circuit having a microprocessor and a DRAM controller, the device being connected to the target circuit through an MPU/DRAM address bus, and capable of specifying addresses using memory control signals. A DRAM in which data writing/reading is controlled; and an in-circuit for emulating the target circuit, which is connected to the target circuit via a data bus and a control bus, and from which an MPU address bus is derived. emulation means, interposed between the MPU address bus and the MPU/DRAM address bus, emulating the MPU based on the memory control signal;
An in-circuit emulator device comprising: an adapter circuit for connecting/disconnecting between a U address bus and an MPU/DRAM address bus.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2336069A JPH04205435A (en) | 1990-11-30 | 1990-11-30 | In-circuit emulator device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2336069A JPH04205435A (en) | 1990-11-30 | 1990-11-30 | In-circuit emulator device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04205435A true JPH04205435A (en) | 1992-07-27 |
Family
ID=18295375
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2336069A Pending JPH04205435A (en) | 1990-11-30 | 1990-11-30 | In-circuit emulator device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04205435A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100362188B1 (en) * | 1995-06-30 | 2003-03-26 | 주식회사 하이닉스반도체 | Dram emulation device |
-
1990
- 1990-11-30 JP JP2336069A patent/JPH04205435A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100362188B1 (en) * | 1995-06-30 | 2003-03-26 | 주식회사 하이닉스반도체 | Dram emulation device |
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