JPH04196352A - Semiconductor protective device - Google Patents
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野）
この発明は、半導体装置が静電サージにより破壊される
のを防止する半導体保護装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor protection device that prevents a semiconductor device from being destroyed by electrostatic surge.
従来の半導体保護装置としては、例えば第５図・第６図
に示したようなものがある。第５図は、Ｐ形厚板に形成
された従来の半導体装ＭＡＷｉの断面１％造を示した図
である。また、第６図は、従来の半導体保護装置の回路
構成を示した図である。Conventional semiconductor protection devices include those shown in FIGS. 5 and 6, for example. FIG. 5 is a diagram showing a 1% cross-section of a conventional semiconductor device MAWi formed on a P-type thick plate. Further, FIG. 6 is a diagram showing a circuit configuration of a conventional semiconductor protection device.
（例えば、’ＦＯ３／ＦＳＤ ５ＹＨＰＯ３ＩＵＨＰＲ
ＯＣＥＦＤＪＮＧＳ 。(For example, 'FO3/FSD 5YHPO3IUHPR
OCEFDJNGS.
ＰＰ２０１〜２０５［１９８８］ ”参照）ます、第５
図に基づいて断面構造を説明する。PP201-205 [1988]”) Masu, No. 5
The cross-sectional structure will be explained based on the figures.
第５図において、１９０はＰ形厚板であり、Ｐ形厚板１
９０内にはＰ＋形領領域１０４Ｎ十形領域１０６が−ル
ド酸化膜２６および層間絶縁膜２８が形成されている。In FIG. 5, 190 is a P-type thick plate, and P-type thick plate 1
In 90, a P+ type region 104, a ten type region 106, a - field oxide film 26, and an interlayer insulating film 28 are formed.
そして、層間絶縁１Ｉ２８上には、コンタクト孔を通し
てＰ＋形領域ＴＯ４，１１０およびＮ＋十形領域１０６
１０８にそれぞれ接続された配線１８，１４１が形成さ
れている。Then, on the interlayer insulation 1I28, the P+ type region TO4, 110 and the N+ decagonal region 106 are formed through the contact hole.
Wirings 18 and 141 connected to 108 are formed.
なお、配線１８は、Ｎ＋十形領域１０４Ｐ＋十形領域１
０６を接続し、内部回路（図示せず）に低電位電圧を印
加するための第１端子であるＶｓｓ端子へ接続されてい
る。配線１４１は、Ｎ十形領ｗ７４１０８とＰ十形領域
１１０とを接続し、外部からの信号が入力される入力端
子へ接続されると共に、内部回路であり、抵抗２０２は
Ｎ形つェル１０２内の寄生抵抗である。Note that the wiring 18 is N+104P+104P+104P+104P+104P
06 and is connected to a Vss terminal which is a first terminal for applying a low potential voltage to an internal circuit (not shown). The wiring 141 connects the N-shaped area w74108 and the P-shaped area 110, is connected to an input terminal into which an external signal is input, and is an internal circuit, and the resistor 202 is connected to the N-shaped well 102. This is the parasitic resistance within.
そして、Ｎ＋十形領域１０６エミッタ領域とし、Ｐ形基
板＝をベース領域とし、Ｎ形つェル１０２をコレクタ領
域とするＮＰＮ ｌ−ランリスク２０４が寄生的に形成
される。同様に、Ｐ十形領域１１０をエミッタ領域とし
、Ｎ形つェル１０２をベース領域とＡ’ｋ。Then, an NPN l-run risk 204 is parasitically formed in which the N+ decadal region 106 is an emitter region, the P-type substrate is a base region, and the N-type well 102 is a collector region. Similarly, the P-type well 110 is used as an emitter region, and the N-type well 102 is used as a base region.
し、Ｐ形基板←→をコレクタ領域とするＰＮＰ トラン
ジスタ２０６が寄生的に形成される。However, a PNP transistor 206 whose collector region is the P-type substrate ←→ is formed parasitically.
さらに、Ｐ形基板Ｗ−Ｎ形つ・ル１０２間のＰＮ接合が
、ダイオード２０８を形成している。Furthermore, the PN junction between the P-type substrate W and the N-type tube 102 forms a diode 208 .
次に、この半導体保ｉｉ！装置の回路構成を第６図に基
づいて説明する。Next, this semiconductor protection II! The circuit configuration of the device will be explained based on FIG.
トランジスタ２０６は、エミッタが入力端子に接続され
、ベースが抵抗２０２を介して入力端子に接続され、］
レレフが抵抗２００を介してＶ ｓｓ端子に接続される
。さらに、トランジスタ２０４は、エミッタがＶｓｓ端
子に接続され、ベースがトランジスタ２０６の］レクタ
に接続され、コレクタがＩ〜ランジスタ２０６のベース
に接続されたサイリスタ２０９を構成している。また、
ダイオード２０８は、カソードが入力端子に接続され、
アノードがＶｓｓ端子に接続された構成となっている。The transistor 206 has an emitter connected to the input terminal, a base connected to the input terminal via the resistor 202, and]
The relief is connected to the Vss terminal via a resistor 200. Furthermore, the transistor 204 constitutes a thyristor 209 whose emitter is connected to the Vss terminal, whose base is connected to the collector of the transistor 206, and whose collector is connected to the base of the transistor 206. Also,
The diode 208 has a cathode connected to the input terminal,
The anode is connected to the Vss terminal.
次に、従来の半導体保護装置の動作を第６図（こ基づい
て説明する。Next, the operation of the conventional semiconductor protection device will be explained based on FIG.
入力端子−Ｖｓｓ端子間に印加される静電勺−ジ〈以下
、これを単に勺−ジと記づ〉には、以下に示すような２
つの場合があり、それぞれの場合１こ対する動作を示す
。The electrostatic force applied between the input terminal and the Vss terminal (hereinafter simply referred to as force) has two types as shown below.
There are two cases, and each case shows the corresponding action.
（ＡＩ）Ｖｓｓ端子に対して入力端子が負となる場合：
サージ電流は、入力端子からダイオード２０８を介して
Ｖｓｓ端子へ流れる。(AI) When the input terminal becomes negative with respect to the Vss terminal:
The surge current flows from the input terminal through diode 208 to the Vss terminal.
（Ａ２）Ｖｓｓ端子に対して入力端子が正となる場合：
サージ電圧がある一定値以上となるとサイリスタ２０９
が導通状態となる。よって、サージ電流は、Ｖｓｓ端子
からサイリスタ２０９を介して入力端子へ流れる。(A2) When the input terminal is positive with respect to the Vss terminal:
When the surge voltage exceeds a certain value, the thyristor 209
becomes conductive. Therefore, the surge current flows from the Vss terminal to the input terminal via the thyristor 209.
上記の如く、ダイオード２０８とサイリスタ２０９によ
って、入力端子−Ｖｓｓ喘子間に印加されたサージから
内部回路が保護される。As described above, the diode 208 and the thyristor 209 protect the internal circuit from the surge applied between the input terminal and the Vss terminal.
半導体保護装置には論理回路等よりなる内部回路を駆動
するために、高電位電圧を印加するためのｖ頭端子（図
示せず）と、低電位電圧を印加するためのＶｓｓ端子が
ある。前述したように従来の半導体保護ｖｔｌｔにあっ
ては、サイリスタ２０９が入力端子−Ｖｓｓ端子間に印
加されるサージから内部回路を保護していた。しかしな
がら、入力端子−Ｖカ端子間には保護素子（サイリスク
）が存在しないために、入力端子−■（１）端子間にサ
ージが印加された場合サージから内部回路を保護づるこ
とができないという問題点があった。The semiconductor protection device has a V head terminal (not shown) for applying a high potential voltage and a Vss terminal for applying a low potential voltage in order to drive an internal circuit such as a logic circuit. As described above, in the conventional semiconductor protection VTLT, the thyristor 209 protects the internal circuit from the surge applied between the input terminal and the Vss terminal. However, since there is no protection element (silisk) between the input terminal and the V terminal, there is a problem that the internal circuit cannot be protected from the surge when a surge is applied between the input terminal and the (1) terminal. There was a point.
この問題を解決するために、入力端子−Ｖｓｓ端子間の
サイリスタ２０９と同様にして、入力端子−Ｖｃｏ＠子
間にもサイリスクを形成する方法が名えられる。しかし
、入力端子−Ｖ（ト）端子間にもサイリスクを形成する
と、寄生的にＶｏｏ端子 Ｖｓｓ端子間１こもサイリス
タが必ず形成されてしまう。このため、ラッチアップし
やすくなるという問題点が新らたにＲ１してしまう。In order to solve this problem, there is a method of forming a thyristor between the input terminal and the Vco terminal in the same way as the thyristor 209 between the input terminal and the Vss terminal. However, if a thyristor is also formed between the input terminal and the V (G) terminal, one thyristor will inevitably be parasitically formed between the Voo terminal and the Vss terminal. Therefore, the problem that latch-up is likely to occur arises again in R1.
この発明は、上記の問題点に鑑みてなされたもので、入
力端子−Ｖｓｓ端子間と入力端子〜Ｖｏｏ端子間に、基
板から誘電体分離された領域中に形成されたサイリスタ
を夫々接続すること（こより、ラッチアップが発外し難
い椙造で、入力端子−■（１）端子間および入力端子−
Ｖｓｓ端子間のそれぞれに印加されるサージから内部回
路を保護することができる半導体保護装置を提供するこ
とを目的とする。This invention has been made in view of the above problems, and includes connecting thyristors formed in a region dielectrically separated from the substrate between the input terminal and the Vss terminal and between the input terminal and the Voo terminal. (For this reason, it is difficult for the latch-up to occur between the input terminals and (1) between the input terminals and the input terminals.
An object of the present invention is to provide a semiconductor protection device capable of protecting an internal circuit from surges applied between Vss terminals.
この発明は、上記目的を達成するためになされたもので
、外部からの信号が人力される入力端子と内部回路との
間に直列に接続された入力保護抵抗と、アノードが入力
保護抵抗と内部回路との接続点に接続され、カソードが
第１端子に接続されたプルアップダイオードと、アノー
ドが第２端子に接続され、カソードが入力保護抵抗と内
部回路との接続点に接続されたプルダウンダイオードと
、入力端子と第１端子との間に接続された第１のサイリ
スタと、入力端子と第２端子との間に接続された第２の
サイリスクとを具備し、内部回路を形成した基板中に、
絶縁物によって基板と誘電体分離された半導体領域を形
成し、半導体領域中に、第１および第２のサイリスタを
形成した構成の半導体保護装置とした。This invention was made to achieve the above object, and includes an input protection resistor connected in series between an input terminal to which an external signal is input and an internal circuit, and an anode connected to the input protection resistor and the internal circuit. A pull-up diode that is connected to the connection point with the circuit and whose cathode is connected to the first terminal, and a pull-down diode whose anode is connected to the second terminal and whose cathode is connected to the connection point between the input protection resistor and the internal circuit. , a first thyristor connected between the input terminal and the first terminal, and a second thyristor connected between the input terminal and the second terminal, and in which an internal circuit is formed. To,
A semiconductor protection device has a structure in which a semiconductor region is dielectrically isolated from a substrate by an insulator, and first and second thyristors are formed in the semiconductor region.
内部回路を形成した基板と誘電体分離された半導体領域
中に、第１および第２のサイリスタを形成し、入力端子
と第１端子との間に第１のサイリスタを接続し、入力端
子と第２端子との間に第２のりイリスタを接続したこと
により、ラッチアップが発生し難い構造で入力端子−第
１端Ｉの問および入力端子−第２端子の間に低インピー
ダンスのサージ電流経路を形成し、半導体保護装置のサ
ージ耐１を向上させた。First and second thyristors are formed in a semiconductor region dielectrically separated from the substrate on which the internal circuit is formed, the first thyristor is connected between the input terminal and the first terminal, and the first thyristor is connected between the input terminal and the first terminal. By connecting the second iris resistor between the two terminals, a low impedance surge current path is created between the input terminal and the first terminal I and between the input terminal and the second terminal, with a structure that prevents latch-up. The surge resistance of the semiconductor protection device has been improved.
［実施例］ 以下、具体的な実施例に基づいて説明する。[Example] Hereinafter, description will be given based on specific examples.
第１図〜第３図は、この発明の１実施例を示ず図である
。第１図は、この実施例における半導体保護装置の平面
構成を示した図である。また、第２図は、第１図中（こ
示したＡ＋−Ａ２間の断面構造を示した図である。そし
て、第３図は、この実施例の回路構成を示した図である
。1 to 3 are diagrams that do not show one embodiment of the present invention. FIG. 1 is a diagram showing a planar configuration of a semiconductor protection device in this embodiment. Further, FIG. 2 is a diagram showing a cross-sectional structure between A+ and A2 (shown in FIG. 1), and FIG. 3 is a diagram showing the circuit configuration of this embodiment.
まず、この実施例のデバイス構造を第１図および第２図
に基づいて説明する。First, the device structure of this embodiment will be explained based on FIGS. 1 and 2.
第１図において、１００はＮ形基板であって、Ｎ形基板
１００上には入力端子１０が形成されている。In FIG. 1, 100 is an N-type substrate, and an input terminal 10 is formed on the N-type substrate 100. In FIG.
入力端子１０には、保護抵抗１２を介して配線１４が接
′続され、配線１４は内部回路（図示せず）へ接続さ
れている。A wiring 14 is connected to the input terminal 10 via a protective resistor 12, and the wiring 14 is connected to an internal circuit (not shown).
また、１６は特許請求の範囲における第２端子に相当す
るＶＤＤ端子に接続されている配線であり、１８は特許
請求の範囲における第１端子に相当するＶｓｓ端子に接
続されている配線である。Further, 16 is a wiring connected to a VDD terminal corresponding to a second terminal in the claims, and 18 is a wiring connected to a Vss terminal corresponding to a first terminal in the claims.
Ｎ形基板１００は、Ｎ十形領域３２を介して配置ｉ！１
６に接続されている。そして、Ｎ形基板１００中には、
Ｐ＋十形領域３４形成され、Ｐ＋十形領域３４配線１４
に接続されている。The N-type substrate 100 is arranged i! with the N-type region 32 interposed therebetween. 1
6. In the N-type substrate 100,
P+ 10-shaped area 34 is formed, P+ 10-shaped area 34 wiring 14
It is connected to the.
よって、Ｎ形基板１００をカソードとし、Ｐ十形領域３
４をアノードとするプルアップダイオード３００が形成
される。Therefore, the N-type substrate 100 is used as a cathode, and the P-shaped region 3
A pull-up diode 300 with 4 as an anode is formed.
竹り
また、Ｎ形基板１００中にＰ“ウェル領域３６が形成さ
れており、Ｐ形つェル領域３６中にＰ＋領域３８が形成
されている。そして、Ｐ形つェル領域３６は、Ｐ十形領
域３８を介して配線１８に接続されている。In addition, a P" well region 36 is formed in the N-type substrate 100, and a P+ region 38 is formed in the P-type well region 36. It is connected to the wiring 18 via the P-shaped region 38.
さらに、Ｐ形つェル領域３６中にはＮ十形領域４０が形
成され、Ｎ十形領域４０は配線１４に接続されている。Further, an N+ type region 40 is formed in the P type well region 36, and the N+ type region 40 is connected to the wiring 14.
よって、Ｐ形つェル領域３６をアノードとし、Ｎ十形領
ｗ７４４０をカソードとするプルダウンダイオード３０
１が形成される。Therefore, the pull-down diode 30 has the P-type well region 36 as the anode and the N-type well region w7440 as the cathode.
1 is formed.
Ｓｏｌ領［２４中にＮ影領域２４−１とＰ影領域２４−
２が形成され、Ｎ影領域２４−１中にはＰ＋十形領域２
４１１６よびＮ＋形膨頭ｔ１．２４−１２が形成されて
いる。Sol territory [N shadow area 24-1 and P shadow area 24-
2 is formed, and in the N shadow area 24-1 there is a P + 10-shape area 2.
4116 and N+ type swelling head t1.24-12 are formed.
同様に、Ｐ膨頭［２４−２にはＰ＋十形領域２４２１お
よびＮ十形領域２４−２２が形成されている。Similarly, a P+ ten-shaped region 2421 and an N ten-shaped region 24-22 are formed in the P dilatation head [24-2.
そして、Ｐ＋十形領域２４１１およびＮ十形領域２４−
１２が入力端子１０に接続され、Ｐ＋十形領域２４２１
およびＮ＋形ｍ域２４−２２が配線１８に接続される。Then, the P+ ten-shaped area 2411 and the N ten-shaped area 24-
12 is connected to the input terminal 10, and the P+ ten-shaped area 2421
and N+ type m region 24-22 are connected to wiring 18.
したがって、Ｓｏｌ領１ｉｉ２４中には、Ｎ影領域２４
−１の寄生抵抗３１０と、Ｐ影領域２４−２の寄生抵抗
３１１が存在づる。さらに、Ｐ十形領Ｖｉ２４−１１を
エミッタとし、Ｎ膨頭１４２４−１をベースとし、Ｐ膨
頭［２４−２をコレクタとするＰＩｔＰ ？−ランリス
タ ３１２と、Ｎ＋領域２４−２２をエミッタとし、Ｐ
影領域２４−２をベースとし、Ｎ膨頭１４２４−１をコ
レクタとするＮＰＮ ｌ−ランリスク３１３が形成され
る。Therefore, in Sol region 1ii24, N shadow region 24
A parasitic resistance 310 of −1 and a parasitic resistance 311 of the P shadow region 24-2 exist. Furthermore, PItP ? which has the P ten-shaped region Vi24-11 as the emitter, the N bulge head 1424-1 as the base, and the P bulge head [24-2 as the collector? - Run lister 312 and N+ region 24-22 as emitter, P
An NPN l-run risk 313 is formed with the shadow region 24-2 as the base and the N bulge head 1424-1 as the collector.
Ｓｏ Ｉ領ｔｊｔ４４中ニＮ形１域４４−Ｌ！＝Ｐ形領
［膨頭−２が形成され、Ｎ影領域４４−１にはＰ＋十形
領域４４１１およびＮ＋形頭領１ｊｌｉ４４１２が形成
されている。そして、Ｐ十形領域４４−１１およびＮ十
形領域４４−１２が配線１６に接続され、Ｐ十膨頭［４
４−２１およびＮ影領域４４−２２が入力端子１０に接
続される。So I area tjt44 N type 1 area 44-L! = P-shaped area [bulge head -2 is formed, and a P+-shaped area 4411 and an N+-shaped head area 1jli 4412 are formed in the N shadow area 44-1. Then, the P ten region 44-11 and the N ten region 44-12 are connected to the wiring 16, and the P ten region [4
4-21 and N shadow area 44-22 are connected to input terminal 10.
したがって、ＳＯＩ領域４４中には、Ｎ影領域４４−１
の寄生抵抗３２０と、Ｐ影領域４４−２の奇生抵抗３２
１が存在する。さらに、Ｐ十膨頭［４４−１１をエミッ
タとし、Ｎ影領域４４−１をベースとし、Ｐ影領域４４
−２をコレクタとするＰＮＰトランジスタ３２２と、Ｎ
４形領域４４−２２をエミッタとし、Ｐ膨頭１ｉｉ！
４４−２をベースとし、Ｎ影領域４４−１をコレクタと
するＮＰＮ ｔ−ランリスタ３２３が形成される。Therefore, in the SOI area 44, there are N shadow areas 44-1
parasitic resistance 320 of P shadow region 44-2 and parasitic resistance 32 of P shadow region 44-2
1 exists. Furthermore, the P ten bulge head [44-11 is the emitter, the N shadow area 44-1 is the base, the P shadow area 44
-2 as a collector, and a PNP transistor 322 whose collector is N
The 4-shaped region 44-22 is used as an emitter, and the P expansion head 1ii!
An NPN t-run lister 323 is formed having the N shadow region 44-2 as the base and the N shadow region 44-1 as the collector.
また、第２図において、１００はＮ形基板であって、Ｎ
形基板１００の中には、絶縁弁＃を領域２２．４２によ
ってＮ形基板１００と誘電体分離されているＳｏｌ領域
２４．４４が形成されている。そして、Ｎ形基板１００
上にはフィールド絶縁！！２６および層間絶縁Ｉ！１Ｉ
２８が形成されている。この層間絶縁膜２８上に、入力
端子１０である電極パッドおよび配線１４゜１６、１８
が形成され、さらに保１１ｐＪ３０が電極パッド上を除
いて全面に形成されている。Further, in FIG. 2, 100 is an N type substrate, and N
A Sol region 24.44 is formed in the N-type substrate 100, which is dielectrically isolated from the N-type substrate 100 by an isolation valve # region 22.42. And the N type substrate 100
Field insulation on top! ! 26 and interlayer insulation I! 1I
28 is formed. On this interlayer insulating film 28, electrode pads and wiring lines 14, 16 and 18, which are input terminals 10, are formed.
11pJ30 is formed on the entire surface except on the electrode pad.
次に、この実施例の回路構成を第３図に基づいて示す。Next, the circuit configuration of this embodiment will be shown based on FIG.
抵抗１２は、内部回路（図示せず）への配線１４と入力
端子１０の間に接続されている。そして、ダイオード３
００は、アノードが配線１４に接続され、カソードがＶ
（ト）端子に接続されている。また、ダイオード３０１
は、カソードが配線１４（こ接続され、アノ−１−がＶ
ｓｓ喘子に接続されている。A resistor 12 is connected between the input terminal 10 and a wiring 14 to an internal circuit (not shown). And diode 3
00, the anode is connected to the wiring 14, and the cathode is connected to V
(g) Connected to the terminal. In addition, the diode 301
The cathode is connected to the wiring 14 (this is connected, and the anode 1- is connected to V
Connected to ss pancreas.
また、トランジスタ３１２はエミッタが入力端子１０６
に接続され、ベースが抵抗３１０を介して入力端子１０
６に接続され、コレクタが抵抗３１１を介してＶｓｓ端
子に接続される。さらに、トランジスタ３１３は、エミ
ッタがＶｓｓ端子に接続され、ベースがトランジスタ３
１２のコレクタに接続され、コレクタがトランジスタ３
１２のベースに接続されたサイリスタ３０３を構成して
いる。Further, the emitter of the transistor 312 is connected to the input terminal 106.
The base is connected to the input terminal 10 through the resistor 310.
6, and its collector is connected to the Vss terminal via a resistor 311. Further, the emitter of the transistor 313 is connected to the Vss terminal, and the base of the transistor 313 is connected to the Vss terminal.
12, and the collector is connected to the transistor 3.
The thyristor 303 is connected to the base of 12.
よって、トランジスタ３１２ 、３１３および抵抗３１
０、３１１より、第１のサイリスタである入力端子−Ｖ
ｓｓ 端子間のサイリスタ３０２が構成される。Therefore, transistors 312, 313 and resistor 31
0, 311, the input terminal -V which is the first thyristor
A thyristor 302 is configured between the ss terminals.
なお、トランジスタ３２２は、エミッタがＶＤＤ端子に
接続され、ベースが抵抗３２０を介してＶ（１）端子に
接続され、コレクタが抵抗３２１を介して入力端子１０
６に接続される。さらに、トランジスタ３２３は、エミ
ッタが入力端子１０６に接続され、ベースがトランジス
タ３２２のコレクタに接続され、コレクタがトランジス
タ３２２のベースに接続されたサイリスタ３０３を椛成
している。Note that the transistor 322 has an emitter connected to the VDD terminal, a base connected to the V(1) terminal via the resistor 320, and a collector connected to the input terminal 10 via the resistor 321.
Connected to 6. Further, the transistor 323 forms a thyristor 303 whose emitter is connected to the input terminal 106, whose base is connected to the collector of the transistor 322, and whose collector is connected to the base of the transistor 322.
よって、トランジスタ３２２ 、３２３および抵抗３２
０ 、３２１より、第１のサイリスタであるＶ［Ｘ）端
子−入力端子間のサイリスタ３０３が構成される。Therefore, transistors 322, 323 and resistor 32
0 and 321 constitute a thyristor 303 between the V[X) terminal and the input terminal, which is the first thyristor.
次に、Ｓｏｌ領域の製造方法を第４図に基づいて説明す
る。なお、第４図は、製造方法を説明するための断面図
である。Next, a method for manufacturing the Sol region will be explained based on FIG. 4. Note that FIG. 4 is a cross-sectional view for explaining the manufacturing method.
（１）第４図（ａ）に示すように、シリコン結晶におけ
る（１００）面であるＮ形半導体基板１００の表面に、
絶縁分離領域２２．４２（詳しくは、後述する。）を形
成する部分の上面を除くようにマスク４０１を形成する
。なお、マスク４０１の開口部（つまり、絶縁分離領域
２２を形成する部分）の形状は、長方形（正方形を含む
）であり、該長方形のそれぞれの辺は、すべて＜１１０
＞方向を向いている。(1) As shown in FIG. 4(a), on the surface of the N-type semiconductor substrate 100, which is the (100) plane of the silicon crystal,
A mask 401 is formed so as to exclude the upper surface of a portion where an insulating isolation region 22.42 (details will be described later) will be formed. Note that the shape of the opening of the mask 401 (that is, the portion forming the insulation isolation region 22) is a rectangle (including a square), and each side of the rectangle is all <110.
> facing the direction.
（２）第４図（ｂ）に示すように、例えばＲＩＥ（リア
クティブ・イオン・エツチング）なとの等方性エツチン
グを用いて、Ｎ形半導体基板１００のトレンチ・エツチ
ングを行って、７３４０２ 、４０３を形成する。なお
、溝４０２．４０３の底面ａはシリコン結晶にお（）る
（１００）面であって、溝４０２ 、４０３の側１ｂは
シリコン結晶にお）プる（１００）面である。(2) As shown in FIG. 4(b), the N-type semiconductor substrate 100 is trench-etched using, for example, isotropic etching such as RIE (reactive ion etching). 403 is formed. Note that the bottom surfaces a of the grooves 402 and 403 are (100) planes in the silicon crystal, and the sides 1b of the grooves 402 and 403 are (100) planes in the silicon crystal.
（３）第４図（Ｃ）に示すように、例えば水酸化カリウ
ム（Ｋ ＯＨ）溶液なとのアルカリ系異方性エツチング
溶液を用いて１４０２ 、４０３の異方性エツチングを
行う。その結果形成されるエツチング孔４０４ 、 ４
０５の壁面Ｃは、シリコン結晶における（１１１）面と
なる。(3) As shown in FIG. 4(C), anisotropic etching is performed at 1402 and 403 using an alkaline anisotropic etching solution such as potassium hydroxide (KOH) solution. Etched holes 404, 4 are formed as a result.
The wall surface C of 05 is a (111) plane in the silicon crystal.
（４）第４図（ｄ）に示すように、エツチング孔４０４
、４０５の壁面Ｃを、例えば熱酸化させるなどして酸
化１１１９５０．５１を形成する。よって、酸化膜５０
゜５１によりＮ形半導体基板１００と完全に誘電体分離
されたＳｏｌ領域２４．４４が形成される。(4) As shown in FIG. 4(d), etching holes 404
, 405 is thermally oxidized, for example, to form oxidized 111950.51. Therefore, the oxide film 50
51, Sol regions 24 and 44 are formed which are completely dielectrically isolated from the N-type semiconductor substrate 100.
（５）第４図（ｅ）に示すように、エツチング孔４０４
、４０５にポリシリコンなどを充填して絶縁弁１領域
２２．４２を形成する。その後、マスク４０１などを取
り除き、Ｎ形半導体基板１００の表面を平坦化する。(5) As shown in FIG. 4(e), etching holes 404
, 405 are filled with polysilicon or the like to form the insulation valve 1 region 22.42. Thereafter, the mask 401 and the like are removed, and the surface of the N-type semiconductor substrate 100 is planarized.
上記のごとく形成したＳｏｌ領域は、一般に知られてい
るＳｏｌ形成法（例えば、ビームアニール法、ゾーンメ
ルト法、ＳＩＭＯＸ法、固相エピタキシャル成長法など
）を用いて形成したＳＯＴ領域よりもＳｏｌ領域の厚さ
を厚くすることができるために、熱容量を大きくづるこ
とかでき、サージに対する耐量を向上させることが可能
となる。The Sol region formed as described above is thicker than the SOT region formed using generally known Sol formation methods (for example, beam annealing method, zone melt method, SIMOX method, solid phase epitaxial growth method, etc.). Since the thickness can be increased, the heat capacity can be increased, and the surge resistance can be improved.
次に、第３図に示した回路図に基づいて動作を説明する
。Next, the operation will be explained based on the circuit diagram shown in FIG.
入力回路に印加されるサージには、入力端子−ＶＤＤ端
子間に印加される場合と、入力端子−Ｖｓｓ端子間に印
加される場合があり、それぞれの場合に対する保護動作
を示す。The surge applied to the input circuit may be applied between the input terminal and the VDD terminal or between the input terminal and the Vss terminal, and protection operations for each case will be shown.
（Ｂ１）入力端子−■（ト）端子間にサージ印加される
場合
１）入力端子が正となる場合：サージ電流は、入力保護
抵抗１２およびプルアップダイオード３００を介して入
力端子からＶＤＤ端子へ流れる。(B1) When a surge is applied between the input terminal and the (g) terminal 1) When the input terminal becomes positive: The surge current flows from the input terminal to the VDD terminal via the input protection resistor 12 and pull-up diode 300. flows.
２）入力端子が負となる場合：サージ電圧が一値定以上
になると、サイリスタ ３０２が導通状態となる。この
ため、サージ電流は、入力端子からサイリスタ３０２を
介してＶＤＤ端子へ流れる。2) When the input terminal becomes negative: When the surge voltage exceeds a certain value, the thyristor 302 becomes conductive. Therefore, the surge current flows from the input terminal to the VDD terminal via the thyristor 302.
（Ｂ２）入力端子−Ｖｓｓ端子間にサージが印加される
場合
１）入力端子が正となる場合：サージ電圧が一定値以上
になると、サイリスタ３０３が導通状態となる。このた
め、サージ電流は、入力端子からサイリスタ３０３を介
してＶｓｓ端子へ流れる。(B2) When a surge is applied between the input terminal and the Vss terminal 1) When the input terminal becomes positive: When the surge voltage exceeds a certain value, the thyristor 303 becomes conductive. Therefore, the surge current flows from the input terminal to the Vss terminal via the thyristor 303.
２）入力端子が負となる場合：サージ電流は、入力保護
抵抗１２およびプルダウンダイオード３０１を介してＶ
ｓｓ端子から入力端子へ流れる。2) When the input terminal becomes negative: The surge current flows to V through the input protection resistor 12 and pull-down diode 301.
Flows from the ss terminal to the input terminal.
上記の如く、プルアップ・プルダウンダイオード３００
、３０１ とサイリスタ３０２ 、３０３を用いたこ
とによって、入力端子−■（ト）端子間および入力端子
−Ｖｓｓ端子間に印加されたサージを低インピーダンス
で逃がして、内部回路を保護することができる。As mentioned above, pull-up/pull-down diode 300
, 301 and the thyristors 302 and 303, the surge applied between the input terminal and the (G) terminal and between the input terminal and the Vss terminal can be released with low impedance, thereby protecting the internal circuit.
さらに、サイリスタ３０２，３０３をＮ形基板１００と
誘電体分離されたＳｏｌ領域中に形成したために、サイ
リスタ３０２ 、３０３をＮ形基板１００中に形成した
場合Ｖ（ト）端子−Ｖｓｓ端子間に形成されるサイリス
タが形成されず、サージ印加によるラッチアップが発生
し難くなる。Furthermore, since the thyristors 302 and 303 are formed in the Sol region dielectrically isolated from the N-type substrate 100, when the thyristors 302 and 303 are formed in the N-type substrate 100, they are formed between the V(G) terminal and the Vss terminal. thyristor is not formed, and latch-up due to surge application is less likely to occur.
（発明の効果）
以上、具体的な実施例に基づいて説明してきたように、
基板と誘電体分離されたＳＯＩ領域中にサイリスタを形
成し、そのサイリスタを入力端子Ｖ（１）端子間および
入力端子−Ｖｓｓ端子間のそれぞれに接続した構成とし
たために、ラッチアップし難い構成で、サージから内部
回路を保護することができ、半導体装置の信頼性を向上
することができるという効果が得られる。(Effects of the invention) As explained above based on specific examples,
A thyristor is formed in the SOI region dielectrically separated from the substrate, and the thyristor is connected between the input terminal V(1) terminal and between the input terminal and the Vss terminal, so that latch-up is difficult to occur. , the internal circuit can be protected from surges, and the reliability of the semiconductor device can be improved.
第１図は、この発明の１実施例を示す平面図、第２図は
、この発明の１実施例を示す断面図、第３図は、この発
明の１実施例を示す回路図、第４図は、この発明の１実
施例の製造方法を説明するための断面図、
第５図は、従来例を示す断面図、
第６図は、従来例を示す回路図である。
（１００）：Ｎ形基板、（１９０） ： Ｐ形基板、
（１２） ：保護抵抗、（１４，１６，１８） ：配線
、（３６，２４−１゜４４−２） ： Ｐ影領域、（３
４，４０，２４−１１、２４−２１。
４４−１２ 、４４−２１ 、１０４ 、１１０ ）
： Ｐ十形領域、（２４−２，４４−１，１０２）
： Ｎ影領域、（３２，３８，２４−１２，２４−２１
，４４−１２，４４−２２，１０６，１０８） ： Ｎ
十形領域、（２２゜４２）：絶縁分離領域、（２６）：
フィールド絶縁膜、（２８） ：層間絶縁躾、（３０）
：保護膜、（５０，５１） ：酸化膜、（２００，
２０２，３１０，３１１，３２０，３２１） ： 抵抗
、（２０８，３００，３０１） ：ダイオード、（２
０４，２０６、３１２。
３１３ 、３２２ 、３２３ ） ： トランジスタ
、（２０９，３０２。
３０３ ） ：サイリスタ。
特許出願人 日産自動車株式会社
第３図
第４図
（ｄ）FIG. 1 is a plan view showing one embodiment of the present invention, FIG. 2 is a sectional view showing one embodiment of the present invention, FIG. 3 is a circuit diagram showing one embodiment of the present invention, and FIG. The figure is a sectional view for explaining a manufacturing method according to an embodiment of the present invention, FIG. 5 is a sectional view showing a conventional example, and FIG. 6 is a circuit diagram showing a conventional example. (100): N-type substrate, (190): P-type substrate,
(12): Protective resistance, (14, 16, 18): Wiring, (36, 24-1°44-2): P shadow area, (3
4, 40, 24-11, 24-21. 44-12, 44-21, 104, 110)
: P 10-shaped area, (24-2, 44-1, 102)
: N shadow area, (32, 38, 24-12, 24-21
, 44-12, 44-22, 106, 108): N
Ten-shaped region, (22°42): Insulating isolation region, (26):
Field insulation film, (28): Interlayer insulation, (30)
: Protective film, (50, 51) : Oxide film, (200,
202, 310, 311, 320, 321): Resistance, (208, 300, 301): Diode, (2
04,206,312. 313, 322, 323): Transistor, (209, 302. 303): Thyristor. Patent applicant Nissan Motor Co., Ltd. Figure 3 Figure 4 (d)
Claims (1)
間に直列に接続された入力保護抵抗と、アノードが前記
入力保護抵抗と前記内部回路との接続点に接続され、カ
ソードが第１端子に接続されたプルアップダイオードと
、アノードが第２端子に接続され、カソードが前記入力
保護抵抗と前記内部回路との接続点に接続されたプルダ
ウンダイオードと、前記入力端子と前記第１端子との間
に接続された第１のサイリスタと、前記入力端子と前記
第２端子との間に接続された第２のサイリスタとを具備
し、 前記内部回路を形成した基板中に、該内部回路と絶縁物
によって前記基板と誘電体分離された半導体領域を形成
し、前記半導体領域中に、前記第１および第２のサイリ
スタを形成したことを特徴とする半導体保護装置。[Claims] An input protection resistor connected in series between an input terminal to which an external signal is input and an internal circuit, and an anode connected to a connection point between the input protection resistor and the internal circuit. , a pull-up diode whose cathode is connected to the first terminal, a pull-down diode whose anode is connected to the second terminal, and whose cathode is connected to the connection point between the input protection resistor and the internal circuit; a first thyristor connected between the first terminal and a second thyristor connected between the input terminal and the second terminal; . A semiconductor protection device comprising: a semiconductor region dielectrically isolated from the substrate by the internal circuit and an insulator; and the first and second thyristors formed in the semiconductor region.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32649590A JPH04196352A (en) | 1990-11-28 | 1990-11-28 | Semiconductor protective device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32649590A JPH04196352A (en) | 1990-11-28 | 1990-11-28 | Semiconductor protective device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04196352A true JPH04196352A (en) | 1992-07-16 |
Family
ID=18188467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32649590A Pending JPH04196352A (en) | 1990-11-28 | 1990-11-28 | Semiconductor protective device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04196352A (en) |
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- 1990-11-28 JP JP32649590A patent/JPH04196352A/en active Pending
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